CN102629602A - 半导体器件 - Google Patents

Abstract

本发明涉及一种适用于半导体集成电路的评估电路的半导体器件，所述半导体器件包括：多个被测量器件；以及组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。因此，本发明能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

Description

半导体器件

相关申请的交叉参考

本发明包含与2011年2月8日向日本专利局提交的日本在先专利申请JP 2011-024568的公开内容相关的主题，在此将该在先申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及适用于半导体集成电路的评估电路的半导体器件。

背景技术

在制造半导体集成电路时，在晶片中设置测试元件组(test elementgroup，TEG)以用于评估产品中所包含的器件的特性。例如，JP-A-2008-140965(专利文献1)公开了如下一种技术：多个被测量的晶体管在TEG中排列成矩阵状态，且公共地布置有源端子。

已知的是，诸如晶体管和电阻器等半导体器件的大小和特性随着布置方向而发生变化，从而有时需要改变TEG中的被测量器件的布置方向，以便精确地测量。考虑到上述情形，例如美国专利第7489151号(专利文献2)公开如下一种技术：通过组合L形布线以形成方形布局，由此能够将被测量晶体管旋转90度。

然而，在专利文献1中，在由两条位于行方向上的布线和两条位于列方向上的布线所包围的方形区域中布置有一个被测量晶体管，因此难以进一步提高布线的或者被测量晶体管的布置密度。此外，在专利文献2中，包围被测量晶体管的布线的方形布局是多余的，从而引起被测量晶体管的布置密度减小的问题。

发明内容

鉴于以上问题，期望提供一种能够增大被测量器件的布置密度的半导体器件。

本发明的实施例涉及一种半导体器件，该半导体器件包括：多个被测量器件；以及组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。

在本发明该实施例的半导体器件中，多个单元阵列布线中的每一个具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中。多个被测量器件中的任何一个连接至每个单元阵列布线。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

本发明的另一个实施例涉及具有组合阵列布线的半导体器件，该组合阵列布线包括多个单元阵列布线和被测量器件，每个单元阵列布线具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中，被测量器件连接到所述多个单元阵列布线中的任何一个。

本发明所述另一个实施例的半导体器件中，在彼此不同的层中设置有多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线。被测量器件连接至多个单元阵列布线中的任一个。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

根据本发明的上述实施例，在彼此不同的层中设置多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线，并且多个器件中的任一个连接至多个单元阵列布线中每一个。因此，能够增加被测量器件的布置密度。

附图说明

图1是表示本发明第一实施例的作为半导体器件的TEG在晶片上的示意位置的平面图；

图2是表示图1所示TEG的结构的平面图；

图3是表示沿图2的线III-III的结构的剖面图；

图4是表示沿图2的线IV-IV的结构的剖面图；

图5A和5B是将图2所示TEG中的单元阵列布线的布置密度与现有技术进行比较说明的视图；

图6是表示变形例1-1的TEG的结构的平面图；

图7是表示变形例1-2的TEG的结构的平面图；

图8是表示变形例1-3的TEG的结构的平面图；

图9是表示变形例1-4的TEG的结构图；

图10是表示沿图9的线X-X的结构的剖面图；

图11是表示沿图9的线XI-XI的结构的剖面图；

图12A和12B是将图9中所示的单元阵列布线的布置密度与现有技术进行比较说明的视图；

图13是表示变形例1-5的TEG的结构图；

图14是表示变形例1-6的TEG的结构图；

图15A和图15B表示根据本发明的第二实施例的当TEG组件在纵向上布置时，将单元阵列布线与作为被测量器件的晶体管相连接的示例；而图15C和图15D表示当通过将图15A和图15B所示TEG组件向左旋转90度布置成横向时，将单元阵列布线与被测量器件相连接的示例；

图16A表示现有TEG中的布线与被测量器件相连接的示例，图16B表示当通过将图16A所示的现有TEG向左旋转90度布置成横向时，布线与被测量器件相连接的示例；

图17A和图17B表示当变形例2-1的TEG组件在纵向上布置时，单元阵列布线与作为被测量器件的电阻器件相连接的示例；图17C和图17D表示当通过将图17A和图17B所示TEG组件向左旋转90度布置成横向时，单元阵列布线与被测量器件相连接的示例；

图18表示图2所示的TEG的变形例的图；以及

图19表示图2所示的TEG的另一个变形例的图。

具体实施方式

下面将参照附图详细说明本发明的实施例。将按如下顺序进行说明。

1.第一实施例(在该示例中，包括两个单元阵列布线，并且被测量器件是晶体管)

2.变形例1-1(在该示例中，被测量器件的方向不同)

3.变形例1-2(在该示例中，包括两个单元阵列布线，并且被测量器件是电阻器件)

4.变形例1-3(在该示例中，被测量器件的方向不同)

5.变形例1-4(在该示例中，包括三个单元阵列布线，并且被测量器件是晶体管)

6.变形例1-5(在该示例中，被测量器件的方向不同)

7.变形例1-6(在该示例中，被测量器件是晶体管、电阻器件、电容器)

8.第二实施例(TEG组件的旋转；在该示例中，被测量器件是晶体管)

9.变形例2-1(TEG组件的旋转；在该示例中，被测量器件是电阻器件)

1.第一实施例

图1表示本发明第一实施例的作为半导体器件的TEG在晶片上的示意位置。产品组件1布置在晶片(图中未示出)上，以作为半导体集成电路的形成区域。尽管图1中仅示出了一个产品组件1，但是也可以设置多个产品组件1。在产品组件1的周围设置有框架形或网格形的划片线(scribe line)2，划片线2用于通过切割晶片来分离各产品组件1。在划片线2内部设置有TEG组件3。TEG组件3是设置有评估电路的区域，该评估电路用于评估产品组件1中的半导体集成电路的器件的特性。TEG组件3在垂直方向(纵向)上布置在沿产品组件1的纵边(例如，长边)的划片线2的内部，并且在水平方向(横向)上布置在沿产品组件1的横边(例如，短边)的划片线2的内部。内部布线在垂直方向上的TEG组件3和在水平方向上的TEG组件3中的布置相同，并且仅在布置方向上不同(布置向右或者向左旋转90度)。

图2表示设置在图1所示TEG组件3中的TEG 4的平面结构。图3表示沿图2的线III-III的剖面结构，图4表示沿图2的线IV-IV的剖面结构。

在图2及之后的附图中，行方向表示为X方向，列方向表示为Y方向，与行方向和列方向相正交(垂直)的方向表示为Z方向。X、Y和Z方向是TEG组件3中的方向。也就是说，行方向(X方向)是图1所示的在垂直方向上排列的TEG组件3中的水平方向，也是在水平方向排列的TEG组件3中的垂直方向。列方向(Y方向)是图1所示的在垂直方向上排列的TEG组件3中的垂直方向，也是在水平方向上布置的TEG组件3中的水平方向。在图3和图4中，与布线层的从衬底10一侧开始的高度相对应的第一层、第二层、第三层和第四层分别由虚线H1、H2、H3和H4表示。

TEG 4包括多个(例如，在图2中为两个)被测量器件11和12。被测量器件11和12例如是在相同方向上布置的4端子FET(场效应晶体管)。被测量器件11连接到单元阵列布线21，单元阵列布线21包括列布线M1和行布线M2，被测量器件12连接到单元阵列布线22，单元阵列布线22包括列布线M3和行布线M4。单元阵列布线21和22形成组合阵列布线20。

如图4所示，被测量器件11和12例如是设置在衬底10上的MOSFET。虽然图4只显示了一个被测量器件12，但被测量器件11具有与被测量器件12相同的结构。具体地，被测量器件12包括栅绝缘薄膜12GI、栅极12G以及衬底10中的位于栅极12G正下方的沟道区域12C。在沟道区域12C的两侧设置有扩散层(源极12S和漏极12D)。被测量器件12的周围被器件隔离层10A包围，并且与另一个被测量器件11绝缘。

例如，如图4所示，在被测量器件11、12和单元阵列布线21、22之间的连接点CP处设置有连接部40。在每个连接部40的结构中，通孔41A、41B、41C、41D和金属层42A、42B、42C、42D交替地堆叠在被测量器件11和12中每个被测量器件的源极、漏极、阱区(背栅极)或者栅极上。通孔41A的底部接触被测量器件11和12的源极、漏极、阱区(背栅极)或者栅极。金属层42A与列布线M1具有相同的高度H1，金属层42B与行布线M2具有相同的高度H2，金属层42C与列布线M3具有相同的高度H3，金属层42D与行布线M4具有相同的高度H4。在每个连接部40中，列布线M1、M3和行布线M2、M4之一连接至金属层42A～42D之一。例如，如图4所示，列布线M3在被测量器件12的源极12S和漏极12D上方连接至连接部40的金属层42C。虽然在图4中未示出，但连接部40也设置在被测量器件12的栅极12G上方，行布线M4在栅极12G上方连接至连接部40的金属层42D。另外，连接部40也设置在被测量器件12的阱区(背栅极)12W上方，行布线M4在阱区(背栅极)12W上方连接至连接部40的金属层42D。尽管图中未示出，但被测量器件11也采用同样的设置。

优选地，连接部40设置为在XY平面中避开列布线M1、M3与行布线M2、M4之间的交叉位置IS。当连接部40设置在交叉位置IS处时，列布线M1、M3和行布线M2、M4通过交叉位置IS中的连接部40全部短路。

单元阵列布线21包括Y方向上的列布线M1和X方向上的行布线M2，单元阵列布线22包括Y方向上的列布线M3和X方向上的行布线M4。列布线M1和行布线M2设置在Z方向上的不同层中(例如，从衬底10一侧开始的第一层H1和第二层H2中)，列布线M3和行布线M4设置在Z方向上的不同层中(例如，从衬底10一侧开始的第三层H3和第四层H4中)。此外，单元阵列布线21和22设置在Z方向上的彼此不同的层中(例如，从衬底10一侧开始的第一层H1和第二层H2、第三层H3和第四层H4)。因此、能够增加被测量器件11和12在TEG 4中的布置密度。

也就是说，如图5A所示，在现有技术中，由于在XY平面内平行布置或者在Z方向上的相同层中布置方形的布线布局121和122(它们包括包围被测量器件的列布线M1、M3和行布线M2和M4)，由此进行集成，所以难以高密度地布置被测量器件(图中未示出)。对此，如图5B所示，在本实施例中，单元阵列布线21和22布置为彼此部分重叠，所以，只要布线密度允许，可以将多个被测量器件设置在相同的区域中。因此，能够高密度地布置被测量器件11和12。

优选地，列布线M1和列布线M3分别布置在XY平面(在图2中与纸面平行的平面，其具有X方向和Y方向)中的在X方向上彼此偏移的位置(即，彼此不重叠的位置)处。同样，优选地，行布线M2和行布线M4布置在XY平面中的在Y方向上彼此偏移的位置(即，彼此不重叠的位置)处。换句话说，优选地，列布线M1、M3和行布线M2、M4不相交于一点。因此，彼此不重叠的列布线M1、M3和行布线M2、M4形成为网格。如上所述，在单元阵列布线21、22与被测量器件11、12之间的连接点CP的位置处设置有连接部40，在每个连接部40的结构中，列布线M1、M3和行布线M2、M4通过各个通孔41A～41D短路。因此，当以上述方式应用网格布局时，能够在单元阵列布线21、22连接至被测量器件11、12时，防止列布线M1与M3之间的短路、行布线M2与M4之间的短路，以及列布线M1、M3与行布线M2、M4之间的短路。

单元阵列布线21包括两个位于相同层(例如，从衬底10一侧开始的第一层)中的列布线M1和两个位于相同层(例如，从衬底10一侧开始的第二层)中的行布线M2。单元阵列布线22包括两个位于相同层(例如，从衬底10一侧开始的第三层)中的列布线M3和两个位于相同层(例如，从衬底10一侧开始的第四层)中的行布线M4。被测量器件11的源极和漏极连接至列布线M1。被测量器件11的栅极和背栅极连接至行布线M2。被测量器件12的源极和漏极连接至列布线M3。被测量器件12的栅极和背栅极连接至行布线M4。

列布线M1、M3和行布线M2、M4中的与被测量器件11和12的相同部分相连接的布线连接至同一测量垫。也就是说，与被测量器件11的源极连接的列布线M1和与被测量器件12的源极连接的列布线M3共同连接至源极垫30S。也就是说，与被测量器件11的漏极连接的列布线M1以及与被测量器件12的漏极连接的列布线M3共同连接至漏极垫30D。与被测量器件11的栅极连接的行布线M2以及与被测量器件12的栅极连接的行布线M4共同连接至栅极垫30G。与被测量器件11的背栅极连接的行布线M2以及与被测量器件12的背栅极连接的行布线M4共同连接至背栅极垫30H。

可以根据所连接的被测量器件11和12的结构等增大/减小列布线M1、M3或者行布线M2、M4的数量。例如，优选地，单元阵列布线21包括两个位于第一层中的列布线M1、一个位于第二层中的行布线M2和一个位于第三层中的行布线。然而，这时，在设置有多个单元阵列布线的情况下，与被测量器件的连接将会变得更加复杂。因此，优选地，一个单元阵列布线21(或者22)包括两个位于第一层中的列布线M1(或者M3)和两个位于第二层中的行布线M2(或者M4)。在被测量器件11是三个端配置FET、无源器件、有源器件等的情况下，单元阵列布线21(或者22)可以包括两个位于第一层中的列布线M1(或者M3)和一个位于第二层中的行布线M2(M4)。

在TEG 4中，单元阵列21和单元阵列布线22设置在不同的层中，单元阵列21包括设置在不同层中的列布线M1和行布线M2，单元阵列布线22包括设置在不同层中的列布线M3和行布线M4。所有多个被测量器件11和12分别连接至单元阵列布线21和22。因此，多个单元阵列布线21和22布置成彼此部分地重叠，从而增加了被测量器件11和12的布置密度。而且，能够紧密地布置被测量器件11和12，从而能够精确地评估两个被测量器件11和12的对偶特性(pair characteristic)(局部变化)。

因此，在本实施例中，单元阵列布线21和单元阵列布线22设置在不同的层中，单元阵列布线21包括设置在不同层中的列布线M1和行布线M2，单元阵列布线22包括设置在不同层中的列布线M3和行布线M4，所有多个被测量器件11和12分别连接至多个单元阵列布线21和22。因此，能够增大被测量器件11和12的布置密度。因此，能够增大被测量器件11和12的集成度，并能够获得各种器件的评估信息。随着LSI(大规模集成电路)的小型化，TEG 4的尺寸显著减小，因此本实施例的器件能够实现被测量器件的高密度集成，以符合小型化。

另外，能够紧密地布置被测量器件11和12，从而能够精确地评估两个被测量器件11和12的对偶特性(局部变化)。尤其是，利用紧密布置的器件的特性的电路结构常常在模拟半导体中使用，从而本实施例的TEG 4非常适合于这种模拟半导体电路的评估电路。

2.变形例1-1

图6表示变形例1-1的TEG 4A的结构。在本变形例中，被测量器件之一(附图标记为12)的方向不同于图2所示的第一实施例中的TEG4。本变形例的TEG 4A具有与本第一实施例相同的结构、操作和效果。已知的是，诸如晶体管或者电阻器件等半导体器件的尺寸和特性随着不同的布置方向而发生变化，然而在本变形例中，能够具体地评估被测量器件11和12的特性等随布置方向(栅极的方向)的变化。

具体地，被测量器件12的栅极和背栅极连接至列布线M3。被测量器件12的源极和漏极连接至行布线M4。

另外，以和第一实施例相同的方式，在本变形例中，列布线M1、M3和行布线M2、M4中的与被测量器件11和12的相同部分连接的布线连接到同一测量垫。然而，在本变形例中，列布线M1、M3和行布线M2、M4与测量垫之间的连接的组合随着被测量器件12的布置方向的变化而变化。也就是说，与被测量器件11的源极相连接的列布线M1和与被测量器件12的源极相连接的行布线M4共同连接到源极垫30S。与被测量器件11的漏极相连接的列布线M1和与被测量器件12的漏极相连接的行布线M4共同连接到漏极垫30D。与被测量器件11的栅极相连接的列布线M2和与被测量器件12的栅极相连接的列布线M3共同连接到栅极垫30G。与被测量器件11的背栅极相连接的列布线M2和与被测量器件12的背栅极相连接的列布线M3共同连接到背栅极垫30H。

3.变形例1-2

图7表示变形例1-2的TEG 4B的结构。除被测量器件11和12是电阻器件之外，在本变形例具有与第一实施例相同的结构、操作和效果。在本变形例中，例如，能够通过使用4端子方法来测量电阻器件的特性。另外，以与第一实施例相同的方式，能够通过紧密的布置来评估对偶特性。

4.变形例1-3

图8表示变形例1-3的TEG 4C的结构。除被测量器件12的方向与图7所示的变形例1-2的TEG 4B不同之外，本变形例的其它的结构、操作和效果与第一实施例相同。在本变形例中，能够评估被测量器件11和12的特征等随布置方向的变化。

5.变形例1-4

图9表示变形例1-4的TEG 4D的结构。图10是沿图9的X-X线的剖面结构，图11表示沿图9的XI-XI线的剖面结构。在图10和图11中，分别用虚线H1、H2、H3、H4、H5和H6表示与布线层的从衬底10一侧开始的高度相对应的第一层、第二层、第三层、第四层、第五层和第六层。

在本变形例中，三个被测量器件11、12和13分别连接到单元阵列布线21、22和23。单元阵列布线21、22和23形成组合阵列布线20。除此之外，本变形例的TEG 4D也具有与第一实施例相同的结构、操作和效果。

与第一实施例相似，所有的被测量器件11～13都是4端子FET，它们在同一方向上布置。

如图11所示，例如，在被测量器件11～13与单元阵列布线21～23之间的连接点CP处设置有连接部40。在每个连接部40的结构中，通孔41A、41B、41C、41D、41E和41F以及金属层42A、42B、42C、42D、42E和42F交替地堆叠在每个被测量器件11～13的源极、漏极或者栅极上。通孔41A的底部接触被测量器件11～13的源极、漏极或者栅极。金属层42A和列布线M1具有相同的高度H1，金属层42B和行布线M2具有相同的高度H2，金属层42C和列布线M3具有相同的高度H3，金属层42D和行布线M4具有相同的高度H4，金属层42E和列布线M5具有相同的高度H5，金属线42F和行布线M6具有相同的高度H6。在每个连接部40中，列布线M1、M3、M5和行布线M2、M4、M6之一连接至金属层42A～42F之一。例如，如图11所示，列布线M5连接至被测量器件13的源极13S和漏极13D上方的连接部40的金属层42E。虽然在图11中未示出，但在被测量器件13的栅极上方也设置有连接部40，并且行布线M6连接至该栅极上方的连接部40的金属层42F。此外，被测量器件13的阱区(背栅极)13W上方也设置有连接部40，并且行布线M6连接至该阱区(背栅极)13W上方的连接部40的金属层42F。尽管图中未示出，但被测量器件11和12也采用同样的设置。

优选地，连接部40设置成在XY平面中避开列布线M1、M3、M5和行布线M2、M4、M6之间的交叉位置IS。当连接部40设置在交叉位置IS处时，列布线M1、M3、M5和行布线M2、M4、M6通过交叉位置IS中的连接部40全部短路。

单元阵列布线21和22具有与第一实施例相同的结构。单元阵列布线23包括Y方向上的列布线M5和X方向上的行布线M6。列布线M5和行布线M6设置在Z方向上的不同层中(例如，从衬底10一侧开始的第五层H5和第六层H6)。此外，单元阵列布线21～23设置在Z方向上彼此不同的层中(例如，从衬底10一侧开始的第一层H1和第二层H2、第三层H3和第四层H4、第五层H5和第六层H6)。因此，能够增大被测量器件11～13的布置密度。

也就是说，在现有技术中，如图12A所示，由于在XY平面内平行设置或者在Z方向上的相同层中设置方形布线布局121、122和123(它们包括包围被测量器件的列布线M1、M3、M5和行布线M2、M4、M6)，所以难以高密度地布置被测量器件(图中未示出)。对此，如图12B所示，在本实施例中，单元阵列布线21、22和23布置成互相部分重叠，所以，只要布线密度允许，就能够在同一区域中设置多个被测量器件。于是，能够高密度地布置被测量器件11～13。

优选地，列布线M1、M3和M5在XY平面中分别布置于在X方向上彼此偏移的位置(即，互相不重叠的位置)处。同样，优选地，行布线M2、M4和M6布置于在Y方向上互相偏移的位置(它们彼此不重叠的位置)处。换句话说，优选地，列布线M1、M3、M5和行布线M2、M4、M6不相交于一点。于是，彼此不重叠的列布线M1、M3、M5和行布线M2、M4、M6在XY平面中形成网格。如上所述，在单元阵列布线21～23和被测量器件11～13之间的每个连接点CP的位置处设置有连接部40，在连接部40的结构中，列布线M1、M3和M5以及行布线M2、M4和M6通过各通孔41A～41F短路。因此，当采用上述网格布局时，能够在单元阵列布线21～23连接至被测量器件11～13时，抑制列布线M1、M3和M5之间的短路、行布线M2、M4和M6之间的短路、以及列布线M1、M3、M5和行布线M2、M4、M6之间的短路。

单元阵列布线23包括两个位于相同层中的列布线M5(例如，从衬底10一侧开始的第五层)和两个位于相同层中的行布线M6(例如，从衬底10一侧开始的第六层)。被测量器件13的源极和漏极连接至列布线M5。被测量器件13的栅极和背栅极连接至行布线M6。

列布线M1、M3、M5和行布线M2、M4、M6中的与被测量器件11～13中的相同部分相连接的布线连接到同一测量垫。也就是说，与被测量器件11的源极相连接的列布线M1、与被测量器件12的源极相连接的列布线M3、以及与被测量器件13的源极相连接的列布线M5共同连接至源极垫30S。与被测量器件11的漏极相连接的列布线M1、与被测量器件12的漏极相连接的列布线M3、以及与被测量器件13的漏极相连接的列布线M5共同连接至漏极垫30D。与被测量器件11的栅极相连接的行布线M2、与被测量器件12的栅极相连接的行布线M4、以及与被测量器件13的栅极相连接的行布线M6共同连接至栅极垫30G。与被测量器件11的背栅极相连接的行布线M2、与被测量器件12的背栅极相连接的行布线M4、以及与被测量器件13的背栅极相连接的行布线M6共同连接到背栅极垫30H。

以与第一实施例相同的方式，可以根据被测量器件11～13的结构增加/减少列布线M1、M3和M5或者行布线M2、M4和M6的数量。优选地，一个单元阵列布线21(或者22、23)包括两个位于第一层中的列布线M1(或者M3、M5)和两个位于第二层中的行布线M2(或者M4、M6)。在被测量器件11～13是由3个端子配置成的FET、无源器件或者有源器件的情况下，单元阵列布线21(或者22、23)可以包括两个位于第一层中的列布线M1(或者M3、M5)和一个位于第二层中的行布线M2(M4、M6)。

在TEG 4D中，单元阵列布线21、单元阵列布线22和单元阵列布线23设置在彼此不同的层中，单元阵列布线21包括设置在不同层中的列布线M1和行布线M2，单元阵列布线22包括设置在不同层中的列布线M3和行布线M4，单元阵列布线23包括设置在不同层中的列布线M5和行布线M6。所有多个被测量器件11～13分别连接至单元阵列布线21～23。因此，多个单元阵列布线21～23布置成互相部分重叠，从而增加了被测量器件11～13的布置密度。另外，能够紧密地布置被测量器件11～13，从而能够精确地评估被测量器件11～13的对偶特性(局部变化)。

因此，在本变形例中，单元阵列布线21、单元阵列布线22和单元阵列布线23设置在不同的层中，单元阵列布线21包括设置在不同层中的列布线M1和行布线M2，单元阵列布线22包括设置在不同层中的列布线M3和行布线M4，单元阵列布线23包括设置在不同层中的列布线M5和行布线M6，所有多个被测量器件11～13分别连接至多个单元阵列布线21～23，所以能够增加被测量器件11～13的布置密度。

6.变形例1-5

图13表示变形例1-5中的TEG 4E的结构。在本变形例中，被测量器件13的方向不同于图9所示的变形例1-4中的TEG 4D。也就是说，被测量器件13的栅极和背栅极连接至列布线M5。被测量器件13的源极和漏极连接至行布线M6。在变形例中，可以具体地评估被测量器件11～13的特性等随布置方向(栅极方向)的变化。

7.变形例1-6

图14表示变形例1-6的TEG 4F的结构。除图9所示的变形例1-5的TEG 4D中的被测量器件11是晶体管、被测量器件12是电阻器件、以及被测量器件13是电容器之外，本变形例的其它结构、操作和效果与第一实施例和变形例1-5相同。

为了详细地评估一个器件的特性，需要分开电阻、电容等分量。例如，为了分别评估一个晶体管的特性参数，需要评估各种电阻或者电容(例如，栅极电阻或者栅极电容)。在变形例中，能够将晶体管、电阻器件、电容器等任意组合为被测量器件11～13，所以，在对单个器件的特性参数进行分别评估时，能够通过利用高密度地紧密布置的被测量器件11～13来进行评估。从而，能够减小由布置位置所引起的变化分量，能够精确地评估各个特性分量。此外，能够通过测量邻近的器件来分析分量，从而找出例如晶体管的特性缺陷。

随着工艺的更新换代，通过组合多种新材料和新技术而得到的器件结构正得到应用。因此，单个器件所包含的多个特性参数对电路特性的评估和收益管理至为重要。本变形例适于对采用这种新材料和新技术的器件进行评估。

在本变形例中，已经说明了被测量器件11～13分别是不同类型的器件(晶体管、电阻器件和电容器)以及各个器件可以测量不同的特性(晶体管、电阻和电容的各种特性)的情况，然而，还优选地，被测量器件11～13中的至少一个器件是与其它被测量器件不同的器件，从而能够测量所述至少一个器件的与其它被测量器件的特性不同的特性。

8.第二实施例

图15A～15D表示本发明第二实施例中的TEG 4G的结构。在第二实施例中，根据图1所示的TEG组件3的布置方向，被测量器件11连接至单元阵列布线21和22中的任一个，从而能够改变被测量器件11的布置方向。除此以外，本实施例具有与第一实施例相同的结构、操作和效果。因此，使用相同的附图标记进行说明。

如图15A所示，当TEG组件3(参见图1)布置在垂直方向上(在纵向)时，如图15B所示，在TEG 4G中，列布线M1和M3在垂直方向上，行布线M2和M4在水平方向上。

如图15A所示，当期望晶体管的栅极在TEG组件3中布置在垂直方向上时，如图15B所示，在TEG 4G中，被测量器件11连接至单元阵列布线21。也就是说，被测量器件11的源极和漏极连接至列布线M1，被测量器件11的栅极和背栅极连接至行布线M2。

另一方面，当如图15C所示TEG组件3向左旋转90度以布置在水平方向(横向)上时，则如图15D所示，在TEG 4G中，列布线M1和M3处于水平方向上，行布线M2和M4处于垂直方向上。

在此，在TEG组件3向左旋转90度的情况下，也期望晶体管的栅极布置在垂直方向上。原因如下。由光刻技术引起的栅极长度的尺寸变化是晶体管特性变化的因素。也就是说，众所周知，由于晶体管的栅极的布置方向，栅极长度的尺寸变化存在差异。因此，无论TEG组件3的布置方向如何，只要晶体管的布置方向没有对齐，则栅极长度的尺寸变化的差异就会导致特性差异。

因此，如图15D所示，当TEG组件向左旋转90度时，在TEG 4G中，被测量器件11连接至单元阵列布线22。也就是说，被测量器件11的源极和漏极连接至行布线M4，被测量器件11的栅极和背栅极连接至列布线M3。

根据上述结构，在不用改变列布线M1、M3和行布线M2、M4的情况下，就能够改变被测量器件11的布置方向，从而消除被测量器件的尺寸变化随布置方向而出现的差异。因此，能够降低对用于改变被测量器件11布置方向以使其对应于TEG组件3的旋转的电路进行修改的时间。

另一方面，在现有技术中，如图16A和16B所示，即使当TEG组件向左旋转90度时，如果对准晶体管111的布置方向，则需要额外的布线150。这不仅要花费大量时间来修改电路(例如，上述重新布线(re-wiring))，而且由于额外的布线150而产生了过量的布线电阻。

尽管上面说明了一个被测量器件11可以以旋转方式布置的情形，但上述说明是对应于TEG 4G具有多个被测量器件的情形。在那种情况下，能够对多个被测量器件中的每一个设置两个单元阵列布线，并根据TEG组件3的布置方向将每个被测量器件连接至任何单元阵列布线。而且，在这种情况下，各个单元阵列布线以与第一实施例相同的方式布置成互相部分重叠，由此，只要布线密度允许，就能够在同一区域中设置多个被测量器件。因此，能够在高密度地布置多个被测量器件的同时改变被测量器件的布置方向，并能够针对TEG组件布置方向的变化灵活地作出响应。

为了单独改变被测量器件11的布置方向而不改变列布线M1、M3和行布线M2、M4的布置，优选地，列布线M1、M3和行布线M2、M4中的与布置在不同方向上的被测量器件11的相同部分相连接的布线连接至同一测量垫。也就是说，一个列布线M1和一个行布线M4连接至源极垫30S。另一个布线M1和另一个行布线M4连接至漏极垫30D。一个行布线M2和一个列布线M3连接至栅极垫30G。另一个列布线M3和另一个行布线M2连接至背栅极垫30H。尽管图15D中省略了源极垫30S、漏极垫30D、栅极垫30G和背栅极垫30H，但连接到源极垫30S的布线标记为(S)，连接到漏极垫30D的布线标记为(D)，连接到栅极垫30G的布线标记为(G)，连接到背栅极垫30H的布线标记为(BG)。

如上所述，单元阵列布线21和单元阵列布线22设置在不同的层中，单元阵列布线21包括设置在不同层中的列布线M1和行布线M2，单元阵列布线22包括设置在不同层中的列布线M3和行布线M4，被测量器件11连接至多个单元阵列布线21和22中的任一个，从而能够增加被测量器件11和12的布置密度。

尤其是，在近年来的半导体集成电路中，通过布置靠近晶体管的应力膜材料向沟道区域施加应力，以改善载流子迁移率，以便提高晶体管的特性。在使用应力膜材料的技术中，增大了由晶体管的布置方向产生的效应。本发明非常适于对使用上述应力膜材料的晶体管的特性进行评估。

第一实施例中的变形例1-1～变形例1-6也能够应用于第二实施例。

9.变形例2-1

图17A～17D表示变形例2-1的TEG 4F的结构。除被测量器件是电阻器件之外，本变形例的其它结构、操作和效果与第二实施例相同。

上面已经通过列举实施例对本发明进行了说明，但本发明并不限于上述实施例，还可以有各种变型。例如，虽然上述实施例示例说明了设置有2个或者3个单元阵列布线21～23的情形，然而单元阵列布线21～23的数量也可以是4个以上。只要组合不同的布线层，就能够组合任何具有单元阵列布线的布线层。例如，虽然上面说明了包括列布线M1和行布线M2的单元阵列布线21以及包括列布线M3和行布线M4的单元阵列布线22，然而，也优选地，单元阵列布线21包括列布线M1和行布线M4，单元阵列布线22包括列布线M3和行布线M2。也可以对第二实施例进行同样的修改。

此外，虽然在上述实施例中说明了被测量器件是晶体管、电阻器件或者电容器的情形，然而本发明也可以应用于被测量器件是其它电子器件(例如二极管)的情形。

此外，第一实施例中说明了被测量器件11的源极和漏极连接至列布线M1，被测量器件11的栅极和背栅极连接至行布线M2，被测量器件12的源极和漏极连接至列布线M3，被测量器件12的栅极和背栅极连接至行布线M4的情形。也就是说，被测量器件11和12中的每一个的源极和漏极连接至在Z方向上具有同一高度的布线层，被测量器件11和12中的每一个的栅极和背栅极连接至在Z方向上具有同一高度的布线层。然而，被测量器件11和12中的每一个的源极和漏极可以连接至在Z方向上不具有同一高度的布线层。此外，被测量器件11和12中的每一个的栅极和背栅极也可以连接至在Z方向上不具有同一高度的布线层。

例如，如图18所示，单元阵列单元21包括Y方向上的列布线M1和行布线M2以及X方向上的行布线M4和M6，单元阵列布线22包括Y方向上的两个列布线M3和X方向上的行布线M5和M6。列布线M1和M2设置在Z方向上的不同层中(例如，从衬底10一侧开始的第一层H1和第二层H2)，行布线M4和M6设置在Z方向上的不同层中(例如，从衬底10一侧开始的第四层H4和第六层H6)。行布线M5和M6设置在Z方向上的不同层中(例如，从衬底10一侧开始的第五层H5和第六层H6)。被测量器件11的源极连接至列布线M1，漏极连接至列布线M2，栅极连接至行布线M4，背栅极连接至行布线M6。被测量器件12的源极和漏极连接至两个列布线M3，栅极连接至行布线M5，背栅极连接至行布线M6。在这种情况下，必须将列布线M1～M3设置在与行布线M4～M6具有不同高度的层中。也就是说，难以在列布线M1～M3和行布线M4～M6之间使用相同高度的布线层。

例如，如图19所示，单元阵列单元21包括Y方向上的列布线M1和行布线M2以及X方向上的行布线M5和M7，单元阵列布线22包括Y方向上的列布线M3和M4以及X方向上的行布线M6和M8。列布线M1和M2设置在Z方向上的不同层中(例如，从衬底10一侧开始的第一层H1和第二层H2)，行布线H5和H7设置在Z方向上的不同层中(例如，从衬底10一侧开始的第五层H5和第七层H7)。列布线M3和M4设置在Z方向上的不同层中(例如，从衬底10一侧开始的第三层H3和第二层H4)，行布线M6和M8设置在Z方向上的不同层中(例如，从衬底10一侧开始的第六层H6和第八层H8)。被测量器件11的源极连接至列布线M1，漏极连接至列布线M2，栅极连接至行布线M5，背栅极连接至行布线M7。被测量器件12的源极连接至列布线M3，漏极连接至列布线M4，栅极连接至行布线M6，背栅极连接至行布线M8。在这种情况下，必须将列布线M1～M4设置在与行布线M5～M8具有不同高度的层中。也就是说，难以在列布线M1～M4和行布线M5～M8之间使用相同高度的布线层。

在第二实施例中设置三个以上的单元阵列布线的情形下，能够改变图18和图19所示布线层的组合。

本发明实施为如下结构。

(1)一种半导体器件包括：

多个被测量器件，

具有多个单元阵列布线的组合阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线，并且每个单元阵列布线连接到多个被测量器件中的任一个，其中所述多个单元阵列布线设置在彼此不同的层中。

(2)上面(1)中所述的半导体器件，

其中，列布线和行布线设置在具有行方向和列方向的平面中彼此偏移的位置处。

(3)上面(2)中所述的半导体器件，进一步包括与被测量器件和单元阵列布线相连接的连接部，其中连接部设置成避开平面中列布线和行布线的交叉位置。

(4)上面(3)中所述的半导体器件，

其中，单元阵列布线包括：在相同层中的两条列布线和在相同层中的两条行布线。

(5)上面(3)中所述的半导体器件，

其中，单元阵列布线包括：不同层中的两条列布线和与列布线所处的层不同的两条行布线。

(6)上面(1)中所述的半导体器件，

其中，与多个被测量器件的相同部分相连接的列布线和行布线连接至同一测量垫。

(7)上面(1)中所述的半导体器件，

其中，多个被测量器件布置在相同的方向。

(8)上面(1)中所述的半导体器件，

其中，多个被测量器件中的至少一个布置在与其它被测量器件不同的方向上。

(9)上述(1)中所述的半导体器件，

其中，多个被测量器件中的至少一个可以测量与其它被测量器件不同的特性。

(10)一种半导体器件包括：

具有多个单元阵列布线的组合阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线，其中所述多个单元阵列布线设置在彼此不同的层中，并且

被测量器件连接至多个单元阵列布线中的任一个。

(11)上述(10)中所述的半导体器件，

其中，列布线和行布线设置在具有行方向和列方向的平面中彼此偏移的位置处。

(12)上述(11)中所述的半导体器件，

进一步包括与被测量器件和单元阵列布线相连接的连接部，其中连接部设置成避开平面中列布线和行布线的交叉位置。

(13)上述(12)中所述的半导体器件，

其中，单元阵列布线包括：在相同层中的两条列布线和在相同层中的两条行布线。

(14)上述(12)中所述的半导体器件，

其中，单元阵列布线包括：不同层中的两条列布线和与所述列布线所处的层不同的两条行布线。

(15)上述(10)中所述的半导体器件，

其中，设置在与被测量器件不同的方向上并且与被测量器件的相同部分相连接的列布线和行布线中的布线，连接到同一测量垫。

(16)上述(10)中所述的半导体器件，

其中，包括多个被测量器件，并且针对多个被测量器件中的每一个，组合的阵列布线具有两个单元阵列布线。

本领域技术人员应当理解，只要设计要求以及其它因素在本发明所附权利要求或者其等同物的范围内，就可以根据这些设计要求以及其它因素进行各种修改、组合、次组合以及替换。

Claims (18)

1.一种半导体器件，其包括：

多个被测量器件；以及

组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。

2.如权利要求1所述的半导体器件，其中，所述列布线以及所述行布线均设置在平面中的彼此偏移的位置处，所述平面由所述半导体器件的行方向和列方向界定。

3.如权利要求2所述的半导体器件，还包括：

连接部，其用于连接所述被测量器件和所述单元阵列布线，

其中，所述连接部设置成在所述平面中避开所述列布线与所述行布线之间的交叉位置。

4.如权利要求3所述的半导体器件，其中，所述单元阵列布线包括两个处于相同层中的所述列布线和两个处于相同层中的所述行布线。

5.如权利要求3所述的半导体器件，其中，所述单元阵列布线包括两个处于不同层中的所述列布线和两个处于与所述列布线的层不同的层中的所述行布线。

6.如权利要求1-5中任一权利要求所述的半导体器件，其中，在所述列布线和所述行布线中，与所述多个被测量器件的相同部分相连接的布线连接至同一测量垫。

7.如权利要求1-5中任一权利要求所述的半导体器件，其中，所述多个被测量器件布置在相同的方向上。

8.如权利要求1-5中任一权利要求所述的半导体器件，其中，在所述多个被测量器件中，至少一个被测量器件与其它被测量器件布置在不同的方向上。

9.如权利要求1-5中任一权利要求所述的半导体器件，其中，在所述多个被测量器件中，至少一个被测量器件能够测量与其它被测量器件的特性不同的特性。

10.如权利要求1-5中任一权利要求所述的半导体器件，其中，

所述半导体器件包括多个所述组合阵列布线，并且

在所述多个组合阵列布线中，至少一个组合阵列布线相对其它组合阵列布线向左或向右旋转90度。

11.一种半导体器件，其包括：

组合阵列布线，其包括多个单元阵列布线，每个所述单元阵列布线具有设置在不同层中的列布线和行布线，所述多个单元阵列布线设置在彼此不同的层中；以及

被测量器件，其连接至所述多个单元阵列布线中的任一个。

12.如权利要求11所述的半导体器件，其中，所述列布线以及所述行布线均设置在平面中的彼此偏移的位置处，所述平面由所述半导体器件的行方向和列方向界定。

13.如权利要求12所述的半导体器件，还包括：

连接部，其用于连接所述被测量器件和所述单元阵列布线，

其中，所述连接部设置成在所述平面中避开所述列布线与所述行布线之间的交叉位置。

14.如权利要求13所述的半导体器件，其中，所述单元阵列布线包括两个处于相同层中的所述列布线和两个处于相同层中的所述行布线。

15.如权利要求13所述的半导体器件，其中，所述单元阵列布线包括两个处于不同层中的所述列布线和两个处于与所述列布线的层不同的层中的所述行布线。

16.如权利要求11-15中任一权利要求所述的半导体器件，其中，

所述半导体器件包括多个所述被测量器件，并且

针对各个所述多个被测量器件，所述组合阵列布线包括两个所述单元阵列布线。

17.如权利要求16所述的半导体器件，其中，在所述列布线和所述行布线中，与布置在不同方向上的所述被测量器件的相同部分相连接的布线连接到同一测量垫。

18.如权利要求11-15中任一权利要求所述的半导体器件，其中，

所述半导体器件包括多个所述组合阵列布线，并且

在所述多个组合阵列布线中，至少一个组合阵列布线相对其它组合阵列布线向左或向右旋转90度。

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