CN104716140B - 在存储器mux1布局中具有多层引脚的器件 - Google Patents

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Abstract

本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。

Description

在存储器MUX1布局中具有多层引脚的器件
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路存储器件。
背景技术
与逐渐减小的部件尺寸相关联的集成电路（IC）工艺和封装限制使得越来越难保持先前的引脚焊盘（引脚框）间隔（间距）。例如，单次曝光和单次蚀刻（1P1E）光刻技术将5个特定引脚的引脚框间距限制为800nm，但是电连接至一些较新的标准单元库中的静态随机存取存储器（SRAM）复用器1（MUX1）存储器单元的5个输入/输出（I/O）引脚仅允许引脚框的总间隔为450nm至720nm，从而不能满足5个I/O引脚。
1P1E光刻技术将5个引脚的引脚框间距限制为800nm，而双曝光和双蚀刻（2P2E）光刻技术将5个引脚的引脚框间距限制为635nm。尽管根据所需空间，635nm的2P2E间距优于800nm的1P1E间距，但是对于多种标准单元应用而言，2P2E引脚框除需要过大的间距以外还具有额外的电限制。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路（IC）存储器件，包括：第一导电层；第二导电层，与所述第一导电层间隔开，所述第二导电层形成在所述第一导电层上方；至少一个2P2E引脚框，形成在所述第一导电层中并且电连接至所述第一导电层；以及至少一个1P1E引脚框，形成在所述第二导电层中并且电连接至所述第二导电层。
在该IC存储器件中，所述至少一个2P2E引脚框电连接至介于所述第一导电层和所述第二导电层之间的金属层。
在该IC存储器件中，所述至少一个1P1E引脚框电连接至所述第二导电层之上的金属层。
在该IC存储器件中，所述至少一个2P2E引脚框电连接至输入/输出（I/O）引脚。
在该IC存储器件中，所述至少一个1P1E引脚框电连接至输入/输出（I/O）引脚。
在该IC存储器件中，所述至少一个2P2E引脚框电连接至第一存储器单元，并且所述至少一个1P1E引脚框电连接至第二存储器单元。
在该IC存储器件中，所述存储器件是SRAM。
在该IC存储器件中，所述存储器件包括SRAM MUX1存储器单元。
根据本发明的另一方面，提供了一种集成电路（IC）存储器件，包括：第一导电层；第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；第四导电层，与所述第三导电层间隔开，所述第四导电层形成在所述第三导电层上方；2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及1P1E引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述1P1E引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大。
在该IC存储器件中，所述第一导电层是第一金属层，并且所述第二导电层是第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层。
在该IC存储器件中，所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。
在该IC存储器件中，所述2P2E引脚框电连接至输入/输出（I/O）引脚。
在该IC存储器件中，所述1P1E引脚框电连接至输入/输出（I/O）引脚。
在该IC存储器件中，所述2P2E引脚框电连接至第一存储器单元，并且所述1P1E引脚框电连接至第二存储器单元。
在该IC存储器件中，所述存储器件是SRAM。
在该IC存储器件中，所述存储器件包括SRAM MUX1存储器单元。
根据本发明的又一方面，提供了一种集成电路（IC）存储器件，包括：第一导电层；第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；第四导电层，电连接至所述第三导电层，所述第四导电层形成在所述第三导电层上方；2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及1P1E引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述1P1E引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大，并且所述1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离比其他1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离更大。
在该IC存储器件中，所述第一导电层为第一金属层，并且所述第二导电层为第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层，和所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。
在该IC存储器件中，所述2P2E引脚框电连接至第一存储器单元，并且所述1P1E引脚框电连接至第二存储器单元。
在该IC存储器件中，所述存储器件为SRAM。
附图说明
现在将结合附图所进行的以下描述作为参考，其中：
图1是根据实施例的存储器宏子块的IC布局的俯视图。
图2是根据实施例的存储器宏子块的另一IC布局的俯视图。
图3是根据实施例的存储器宏子块的又一IC布局的俯视图。
具体实施方式
下面，详细论述多个实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所论述的具体实施例是制造和使用的具体方式的实例，而不用于限制本发明的范围。
另外，本发明可以在多个实例中重复参考标号和/或字符或利用最后相同两位数字而不同的前面的数字（或多个数字）来指定相应的部件。这种重复用于简单和清楚地表明相应的对象，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在本发明的下文中，一个部件形成在另一个部件上、连接至和/或耦合至另一个部件可以包括以直接接触的方式形成部件的实施例，也可以包括可以在部件之间形成附加部件使得部件不直接接触的实施例。并且，可以使用诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在….之上”、“在…之下”、“向上”、“向下”、“顶部”、“底部”和类似的术语以及其衍生词（例如“水平地”、“向下地”、“向上地”等）的空间关系术语，以容易地描述如本发明中所示的一个部件与另一个部件之间的关系。应当理解，空间关系术语预期覆盖包括部件的器件的不同方位。
图1是存储器宏子块（macro sub-block）100的IC布局的俯视图。存储器宏子块100包括电连接至I/O块（block）104的第1序列的SRAM MUX1存储器单元102，以及电连接至I/O块104’的第N序列的SRAM MUX1存储器单元102’。应该注意，“第N”表示电连接至I/O块104’的存储器单元102’的规定的全部序数，诸如（非限制性的）第2、第3、第4、第5、第6、第7和第8等。在一些实施例中，通过单次光刻步骤和之后的单次蚀刻步骤（“1P1E”）利用单个图案化的光刻胶层形成一些金属层图案，以及通过在两个顺序图案化的光刻胶层中进行两次光刻步骤和两次蚀刻步骤（“2P2E”）来形成其他金属层图案。虽然利用2P2E通常会实现较小的金属层部件，但是由于附加步骤，利用2P2E工艺形成金属层的成本超过了利用1P1E工艺形成金属层的相关成本。I/O块104电连接至三个适用于2P2E的I/O引脚框106和两个适用于1P1E的I/O引脚框108。在一些实施例中，引线接合至引脚框106、引脚框108，以提供到达能够提供外部电连接的半导体器件封装件的电连接。相似地，I/O块104’电连接至三个适用于2P2E的I/O引脚框106’和两个适用于1P1E的I/O引脚框108’。第一序列的SRAM MUX1存储器单元102和I/O块104电连接至电源引脚110。第N序列的SRAM MUX1存储器单元102’和I/O块104’电连接至电源引脚110’。一个电源引脚110电连接至电源电压（VDD），而另一电源引脚110电连接至电源接地电压（VSS）。一个电源引脚110’电连接至VDD，而另一电源引脚110’电连接至VSS。应该注意，除非明确地规定为相反的状态，否则本文中对参考标号指定的部件的描述被认为也应用于通过相应的参考符号上标（’）指定的部件。例如，对SRAM MUX1存储器单元102的描述也应用于SRAM MUX1存储器单元102’。
三个适用于2P2E的I/O引脚框106电连接至金属1和金属2（M1/M2）布线层，而两个适用于1P1E的I/O引脚框108电连接至金属3和金属4（M3/M4）布线层。在一些实施例中，三个适用于2P2E的I/O引脚框106电连接至金属3和金属4（M3/M4）布线层，而两个适用于1P1E的I/O引脚框108电连接至金属1和金属2（M1/M2）布线层。在一些实施例中，I/O引脚框106和I/O引脚框108均适用于1P1E。在一些实施例中，I/O引脚框106和I/O引脚框108均适用于2P2E。金属通孔用于电连接多个金属层。例如，通过一个或多个金属通孔电连接M1和M2，并且通过一个或多个金属通孔电连接M3和M4。在一些实施例中，I/O引脚框106和I/O引脚框108与其他金属层或与两个以上的金属层电连接。在一些实施例中，导电层是金属层。在一些实施例中，导电非金属层替代本文所述的金属层。M1/M2布线层低于（进一步地在图1中的Z轴上，远离观察者）M3/M4布线层，M3/M4布线层位于M1/M2布线层之上（进一步朝向观察者，远离图1中的Z轴）。与位于较高层级的两个1P1E I/O引脚框108相比，三个2P2E I/O引脚框106以行的形式物理置于较低层级处。三个2P2E I/O引脚框106形成在M1或M2中，而两个1P1E I/O引脚框108形成在M3或M4中。在一些实施例中，I/O引脚框106、108形成在处于其他层级的金属中。
如图1所示，将三个2P2E I/O引脚框106和两个适用于1P1E的I/O引脚框108配置为宽度大于高度。位于较低层级上的三个2P2E I/O引脚框106与在较低层级之上的较高层级上的两个1P1E I/O引脚框108的物理分离导致了引脚之间的附加间隔，使得与1P1E和2P2E光刻技术相关联的间距需求均得到满足。与2P2E I/O引脚框106相关联的较小间距需求使至少三个2P2E I/O引脚被放置在I/O块104的最右边缘处的单个较低层级上，而与1P1E I/O引脚框108相关联的较大间距需求使至少两个1P1E I/O引脚被放置在I/O块104的最右边缘处的单个较高层级上。在一些实施例中，较多或较少数量的I/O引脚被放置在I/O块104的边缘处的层级上。将三个2P2E I/O引脚框106和两个1P1E I/O引脚框108放置在I/O块104的边缘处使得五个I/O引脚电连接至I/O块104，以符合规定5个引脚相关联的间距需求和设计需求。
图2是存储器宏子块200的另一IC布局的俯视图。存储器宏子块200包括电连接至I/O块204的第一序列的SRAM MUX1存储器单元202，以及电连接至第N个I/O块204’的第N序列的SRAM MUX1存储器单元202’。I/O块204电连接至三个适用于2P2E的I/O引脚框206和两个适用于1P1E的I/O引脚框208。相似地，I/O块204’电连接至三个适用于2P2E的I/O引脚框206’和两个适用于1P1E的I/O引脚框208’。第一序列的SRAM MUX1存储器单元202和I/O块204电连接至电源引脚210。第N序列的SRAM MUX1存储器单元202’和I/O块204’电连接至电源引脚210’。一个电源引脚210电连接至VDD，而另一个电源引脚210电连接至VSS。一个电源引脚210’电连接至VDD，而另一个电源引脚210’电连接至VSS。电源引脚210和电源引脚210’形成在金属4布线层（M4）中。
三个适用于2P2E的I/O引脚框206电连接至金属1和金属2（M1/M2）布线层。然而，与图1中的两个适用于1P1E的I/O引脚框108不同，两个适用于1P1E的I/O引脚框208电连接至金属3（M3）布线层，但是没有电连接至金属4布线层（M4）。此外，两个适用于1P1E的I/O引脚框208被配置为与图1中的适用于1P1E的I/O引脚框108不同。具体地，如图2所示，两个适用于1P1E的I/O引脚框208被配置为高度大于宽度。与图1中的两个适用于1P1E的I/O引脚框108相比，两个适用于1P1E的I/O引脚框208的这种配置跨越更多的I/O块204的最右边缘，但是由于增加了最右边缘上所暴露的面积，因此使电/物理连接更好。如图2所示，多个1P1E引脚框208中的一个沿着I/O块204的边缘延伸的距离比多个2P2E引脚框206中的一个沿着I/O块204的边缘延伸的距离更大。在一些实施例中，1P1E引脚框208沿I/O块204的边缘延伸的距离比2P2E引脚框206沿I/O块204的边缘延伸的距离更小。应该注意，在一些实施例中，I/O引脚框206和I/O引脚框208与其他金属层电连接或者与一个或两个以上的金属层电连接。三个2P2E I/O引脚框206形成在M1或M2中，而两个1P1E I/O引脚框208形成在M3或M4中。在一些实施例中，I/O引脚框206、208形成在处于其他层级的金属中。
与位于较高层级的两个1P1E I/O引脚框208相比，三个2P2E I/O引脚框206以行的形式物理放置在较低层级上。位于较低层级上的三个2P2E I/O引脚框206与在较低层级之上的较高层级上的两个1P1E I/O引脚框208的物理分离导致了引脚之间的附加间隔，使得与1P1E和2P2E光刻技术相关联的间距需求均得到满足。与2P2E I/O引脚框206相关联的较小间距需求使至少三个2P2E I/O引脚被放置在I/O块204的最右边缘处的单个较低层级上，或使不同的引脚框配置被采用，而与1P1E I/O引脚框208相关联的较大间距需求使至少两个1P1E I/O引脚被放置在I/O块204的最右边缘处的单个较高层级上或使不同引脚框配置被采用。在一些实施例中，较多或较少数量的I/O引脚被放置在I/O块204的边缘处的层级上。将三个2P2EI/O引脚框206和两个1P1E I/O引脚框208放置在I/O块204的边缘处使得五个I/O引脚电连接至I/O块204，以符合规定5个引脚的相关联的间距需求和设计需求。
图3是存储器宏子块300的又一IC布局的俯视图。存储器宏子块300包括电连接至I/O块304的第一序列的SRAM MUX1存储器单元302，以及电连接至第N个I/O块304’的第N序列的SRAM MUX1存储器单元302’。I/O块304电连接至三个适用于2P2E的I/O引脚框306和两个适用于1P1E的I/O引脚框308。相似地，I/O块304’电连接至三个适用于2P2E的I/O引脚框306’和两个适用于1P1E的I/O引脚框308’。第一序列的SRAM MUX1存储器单元302和I/O块304电连接至电源引脚310。第N序列的SRAM MUX1存储器单元302’和I/O块304’电连接至电源引脚310’。电源引脚310电连接至VDD，并且电源引脚310’电连接至VSS。电源引脚310和电源引脚310’形成在金属4（M4）布线层中。
三个适用于2P2E的I/O引脚框306电连接至金属1和金属2（M1/M2）布线层。然而，与图1中的两个适用于1P1E的I/O引脚框108不同，一个适用于1P1E的I/O引脚框308电连接至金属3和金属4（M3/M4）布线层，而另一个适用于1P1E的I/O引脚框312电连接至金属3（M3）布线层，但没有电连接至金属4（M4）布线层。此外，适用于1P1E的I/O引脚框312被配置为与适用于1P1E的I/O引脚框308不同。具体地，如图3所示，适用于1P1E的I/O引脚框312的宽度被配置为I/O引脚框308的宽度的两倍。与适用于1P1E的I/O引脚框308相比，适用于1P1E的I/O引脚框312的这种配置增加了引脚框的整体尺寸，以由于当前金属区域的增加而使电连接更好。如图3所示，多个适用于1P1E的引脚框312中的一个沿着I/O块304的边缘延伸的距离比多个适用于2P2E引脚框306中的一个沿着I/O块304的边缘延伸的距离更大，并且其中，多个适用于1P1E的引脚框312中的一个在垂直于I/O块的边缘的方向上延伸的距离比多个适用于1P1E的引脚框308中的一个在垂直于I/O块的边缘的方向上延伸的距离更大。三个2P2EI/O引脚框306形成在M1或M2中，且两个1P1E I/O引脚框308、312形成在M3或M4中。在一些实施例中，I/O引脚框306、308形成在处于其他层级的金属中。
与位于较高层级的两个1P1E I/O引脚框308、312相比，三个2P2E I/O引脚框306以行的形式物理放置在较低层级上。位于较低层级上的三个2P2E I/O引脚框306与位于较低层级之上的较高层级上的两个1P1E I/O引脚框308的物理分离导致了引脚之间的附加间隔，使得与1P1E和2P2E光刻技术相关联的间距需求均得到满足。与2P2E I/O引脚框306相关联的较小间距需求使至少三个2P2E I/O引脚被放置在I/O块304的最右边缘处的单个较低层级上，或使不同的引脚框配置被采用，而与1P1E I/O引脚框308相关联的较大间距需求使至少两个1P1E I/O引脚被放置在I/O块304的最右边缘处的单个较高层级上并使不同的引脚框配置被采用。在一些实施例中，较多或较少数量的I/O引脚放置在I/O块304的边缘处的层级上。将三个2P2E I/O引脚框306和两个1P1E I/O引脚框308、312放置在I/O块304的边缘处使五个I/O引脚电连接至I/O块304，以符合规定5个引脚的相关联的间距需求和设计需求。
根据一些实施例，集成电路存储器件包括：第一导电层；与第一导电层间隔开的第二导电层，第二导电层形成在第一导电层上方；形成在第一导电层中并且电连接至第一导电层的至少一个2P2E引脚框；以及形成在第二导电层中并且电连接至第二导电层的至少一个1P1E引脚框。
根据一些实施例，一种集成电路存储器件包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框，其中，一个1P1E引脚框沿I/O块的边缘延伸的距离比一个2P2E引脚框沿I/O块的边缘延伸的距离更大。
根据一些实施例，一种集成电路存储器件包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框，其中，一个1P1E引脚框沿I/O块的边缘延伸的距离比一个2P2E引脚框沿I/O块的边缘延伸的距离更大，并且一个1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离比另一个1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离更大。
本领域普通技术人员应该理解，本发明可以具有许多实施例的变型例。尽管已经详细地描述了实施例及其优势，但应该理解，在不背离实施例的精神和范围的情况下，可以对本发明做各种不同的改变、替换和更改。而且，本申请的范围不意欲限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，根据本发明，可以利用现有的或今后将开发、与根据本发明所述的相应实施例执行基本相同的功能或实现基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。
上述方法实施例示出了示例性步骤，但是没有必要按照所示顺序执行这些步骤。根据本发明的实施例的精神和范围，可以适当地对这些步骤进行添加、替换、改变顺序和/或删除。结合了不同权利要求和/或不同实施例的实施例都在本发明的范围内并且在审阅本发明之后，本领域的技术人员更容易理解。

Claims (20)

1.一种集成电路IC存储器件，包括：
第一导电层；
第二导电层，与所述第一导电层间隔开，所述第二导电层形成在所述第一导电层上方；
至少一个双曝光和双蚀刻2P2E引脚框，形成在所述第一导电层中并且电连接至所述第一导电层；以及
至少一个单次曝光和单次蚀刻1P1E引脚框，形成在所述第二导电层中并且电连接至所述第二导电层，所述至少一个2P2E引脚框与所述至少一个1P1E引脚框沿I/O块的边缘延伸的方向不完全重叠地布置。
2.根据权利要求1所述的IC存储器件，其中，所述至少一个2P2E引脚框电连接至介于所述第一导电层和所述第二导电层之间的金属层。
3.根据权利要求1所述的IC存储器件，其中，所述至少一个1P1E引脚框电连接至所述第二导电层之上的金属层。
4.根据权利要求1所述的IC存储器件，其中，所述至少一个2P2E引脚框电连接至输入/输出(I/O)引脚。
5.根据权利要求1所述的IC存储器件，其中，所述至少一个1P1E引脚框电连接至输入/输出(I/O)引脚。
6.根据权利要求1所述的IC存储器件，其中，所述至少一个2P2E引脚框电连接至第一存储器单元，并且所述至少一个1P1E引脚框电连接至第二存储器单元。
7.根据权利要求6所述的IC存储器件，其中，所述IC存储器件是SRAM。
8.根据权利要求6所述的IC存储器件，其中，所述IC存储器件包括SRAM MUX1存储器单元。
9.一种集成电路IC存储器件，包括：
第一导电层；
第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；
第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；
第四导电层，与所述第三导电层间隔开，所述第四导电层形成在所述第三导电层上方；
双曝光和双蚀刻2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及
单次曝光和单次蚀刻1P1E引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述1P1E引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大，其中，所述2P2E引脚框与所述1P1E引脚框沿I/O块的边缘延伸的方向不完全重叠地布置。
10.根据权利要求9所述的IC存储器件，其中，所述第一导电层是第一金属层，并且所述第二导电层是第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层。
11.根据权利要求9所述的IC存储器件，其中，所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。
12.根据权利要求9所述的IC存储器件，其中，所述2P2E引脚框电连接至输入/输出(I/O)引脚。
13.根据权利要求9所述的IC存储器件，其中，所述1P1E引脚框电连接至输入/输出(I/O)引脚。
14.根据权利要求9所述的IC存储器件，其中，所述2P2E引脚框电连接至第一存储器单元，并且所述1P1E引脚框电连接至第二存储器单元。
15.根据权利要求14所述的IC存储器件，其中，所述IC存储器件是SRAM。
16.根据权利要求14所述的IC存储器件，其中，所述IC存储器件包括SRAM MUX1存储器单元。
17.一种集成电路IC存储器件，包括：
第一导电层；
第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；
第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；
第四导电层，电连接至所述第三导电层，所述第四导电层形成在所述第三导电层上方；
双曝光和双蚀刻2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及
单次曝光和单次蚀刻1P1E引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述1P1E引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大，并且所述1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离比其他1P1E引脚框在垂直于I/O块边缘的方向上延伸的距离更大，其中，所述2P2E引脚框与所述1P1E引脚框沿I/O块的边缘延伸的方向不完全重叠地布置。
18.根据权利要求17所述的IC存储器件，其中，所述第一导电层为第一金属层，并且所述第二导电层为第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层，和所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。
19.根据权利要求17所述的IC存储器件，其中，所述2P2E引脚框电连接至第一存储器单元，并且所述1P1E引脚框电连接至第二存储器单元。
20.根据权利要求19所述的IC存储器件，其中，所述IC存储器件为SRAM。
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