KR20150068320A - 메모리 ｍｕｘ１ 레이아웃 내에 다중층 핀들을 갖는 디바이스 - Google Patents

메모리 ｍｕｘ１ 레이아웃 내에 다중층 핀들을 갖는 디바이스 Download PDF

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Abstract

집적 회로(IC) 메모리 디바이스는, 제1 도전층, 제1 도전층 위에 형성되어 있고 제1 도전층에 전기적으로 결합된 제2 도전층, 제2 도전층 위에 형성되어 있고 제2 도전층으로부터 분리되어 있는 제3 도전층, 제3 도전층 위에 형성되어 있고 제3 도전층에 전기적으로 결합된 제4 도전층, 제1 도전층 또는 제2 도전층 내에 형성되어 있고 제1 도전층 또는 제2 도전층에 전기적으로 결합된 2P2E 핀 박스, 및 제3 도전층 또는 제4 도전층 내에 형성되어 있고 제3 도전층 또는 제4 도전층에 전기적으로 결합된 1P1E 핀 박스를 포함한다.

Description

메모리 ＭＵＸ１ 레이아웃 내에 다중층 핀들을 갖는 디바이스{DEVICE HAVING MULTIPLE-LAYER PINS IN MEMORY MUX1 LAYOUT}
본 발명은 메모리 ＭＵＸ１ 레이아웃 내에 다중층 핀들을 갖는 디바이스에 관한 것이다.
최소 피처 크기를 감소시키는 것과 연관된 집적 회로(Integrated Circuit; IC) 공정 및 패키지 제한들은 종전의 핀 패드(pin pad)(핀 박스(pin box)) 간격(피치)을 유지하는 것을 점차적으로 어렵게 만들고 있다. 예를 들어, 단일 노광 및 단일 에칭(single exposure and single etch; 1P1E) 포토리소그래피 기술들은 5개의 규정된 핀들의 경우 핀 박스 피치를 800㎚로 제한시키지만, 몇몇의 새로운 표준 셀 라이브러리들에서의 정적 랜덤 액세스 메모리(static random access memory; SRAM) 멀티플렉서 1(MUX1) 메모리 셀에 전기적으로 결합된 5개의 입력/출력(I/O) 핀들은 단지 핀 박스들에 대해 450㎚ 내지 720㎚의 총 공간만을 허용하는데, 이것은 5개의 I/O 핀들에 충분하지 않다.
1P1E 포토리소그래피 기술들은 5개의 핀들의 경우 핀 박스 피치를 800㎚로 제한시키는 반면에, 이중 노광 및 이중 에칭(double exposure and double etch; 2P2E) 포토리소그래피 기술들은 5개의 핀들의 경우 핀 박스 피치를 635㎚로 제한시킨다. 635㎚에서 2P2E 피치는 요구되는 공간의 측면에서 800㎚에서의 1P1E 피치보다 선호되지만, 2P2E 핀 박스들은 많은 표준 셀 응용들에 대해 너무 큰 피치를 요구할 뿐만이 아니라 추가적인 전기적 제한들을 갖는다.
몇몇의 실시예들에 따르면, 집적 회로 메모리 디바이스는, 제1 도전층, 제1 도전층 위에 형성되어 있고 제1 도전층으로부터 분리되어 있는 제2 도전층, 제1 도전층 내에 형성되어 있고 제1 도전층에 전기적으로 결합된 적어도 하나의 2P2E 핀 박스, 및 제2 도전층 내에 형성되어 있고 제2 도전층에 전기적으로 결합된 적어도 하나의 1P1E 핀 박스를 포함한다.
몇몇의 실시예들에 따르면, 집적 회로 메모리 디바이스는, 제1 도전층, 제1 도전층 위에 형성되어 있고 제1 도전층에 전기적으로 결합된 제2 도전층, 제2 도전층 위에 형성되어 있고 제2 도전층으로부터 분리되어 있는 제3 도전층, 제3 도전층 위에 형성되어 있고 제3 도전층에 전기적으로 결합된 제4 도전층, 제1 도전층 또는 제2 도전층 내에 형성되어 있고 제1 도전층 또는 제2 도전층에 전기적으로 결합된 2P2E 핀 박스, 및 제3 도전층 또는 제4 도전층 내에 형성되어 있고 제3 도전층 또는 제4 도전층에 전기적으로 결합된 1P1E 핀 박스를 포함하며, 1P1E 핀 박스 중의 하나는 2P2E 핀 박스 중의 하나보다 I/O 블록의 가장자리를 따라 보다 먼 거리로 연장해 있다.
몇몇의 실시예들에 따르면, 집적 회로 메모리 디바이스는, 제1 도전층, 제1 도전층 위에 형성되어 있고 제1 도전층에 전기적으로 결합된 제2 도전층, 제2 도전층 위에 형성되어 있고 제2 도전층으로부터 분리되어 있는 제3 도전층, 제3 도전층 위에 형성되어 있고 제3 도전층에 전기적으로 결합된 제4 도전층, 제1 도전층 또는 제2 도전층 내에 형성되어 있고 제1 도전층 또는 제2 도전층에 전기적으로 결합된 2P2E 핀 박스, 및 제3 도전층 또는 제4 도전층 내에 형성되어 있고 제3 도전층 또는 제4 도전층에 전기적으로 결합된 1P1E 핀 박스를 포함하며, 1P1E 핀 박스 중의 하나는 2P2E 핀 박스 중의 하나보다 I/O 블록의 가장자리를 따라 보다 먼 거리로 연장해 있고, 1P1E 핀 박스 중의 하나는 1P1E 핀 박스 중의 하나보다 I/O 블록의 가장자리에 대해 수직한 방향으로 보다 먼 거리로 연장해 있다.
핀들간의 추가적인 간격벌어짐을 가능하게 해줘서 1P1E 및 2P2E 포토리소그래피 기술들과 연관된 피치 요건들이 모두 준수된다.
이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 실시예에 따른 메모리 매크로 서브 블록의 IC 레이아웃의 평면도이다.
도 2는 실시예에 따른 메모리 매크로 서브 블록의 다른 IC 레이아웃의 평면도이다.
도 3은 실시예에 따른 메모리 매크로 서브 블록의 또다른 IC 레이아웃의 평면도이다.
이하에서는 다양한 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 발명개시는 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시를 실시하고 이용하는 특정한 방법들의 예시들이며, 본 발명개시의 범위를 한정시키는 것은 아니다.
또한, 본 발명개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있거나 또는 앞 숫자 또는 숫자들은 다르되 뒤의 두 개의 숫자들은 동일하게 갖추어서 대응하는 컴포넌트들을 지정할 수 있다. 이러한 반복은 대응하는 객체들의 식별의 간략화 및 명료화를 위한 것이며, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 반드시 설명하는 것은 아니다. 또한, 이후의 본 발명개시에서 하나의 피처상의, 이에 연결된, 및/또는 이에 결합된 다른 피처의 형성은 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 이러한 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 이러한 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 또한, 공간 상대적 용어들, 예컨대 "상위", "하위", "수평적", "수직적", "위", "밑", "위로", "아래로", "최상단", 및 "바닥", 및 이와 유사한 용어들뿐만 아니라, 이것들의 파생어들(예컨대, "수평적으로", "아래쪽으로", "윗쪽으로" 등)은 하나의 피처에 대한 다른 피처의 본 발명개시의 용이함을 위해 이용된다. 공간 상대적 용어들은 피처들을 비롯한 디바이스의 상이한 배향들을 다루도록 의도된 것이다.
도 1은 메모리 매크로 서브 블록(100)의 IC 레이아웃의 평면도이다. 메모리 매크로 서브 블록(100)은 I/O 블록(104)에 전기적으로 결합된 제1번째 시리즈의 SRAM MUX1 메모리 셀들(102)과, 제N번째 I/O 블록(104')에 전기적으로 결합된 제N번째 시리즈의 SRAM MUX1 메모리 셀들(102')을 포함한다. "제N번째"는 비제한적인 예시로서, I/O 블록(104')에 전기적으로 결합된, 제2번째, 제3번째, 제4번째, 제5번째, 제6번째, 제7번째 및 제8번째 등과 같은, 메모리 셀들(102')의 규정된 전체 순번을 가리킨다는 것을 유념한다. 몇몇의 실시예들에서, 몇몇의 금속층 패턴들은 단일 패터닝된 포토레지스트층을 통한 단일 포토리소그래피 단계 및 그 뒤를 이은 단일 에칭 단계(“1P1E”)에 의해 형성되며, 다른 금속층 패턴들은 두 개의 순차적으로 패터닝된 포토레지스트층들에서의 두 개의 포토리소그래피 단계들 및 두 개의 에칭 단계들(“2P2E”)에 의해 형성된다. 보다 작은 금속층 피처들이 종종 2P2E로 달성되지만, 2P2E 공정으로 금속층들을 형성하는 비용은 추가적인 단계들로 인해 1P1E 공정으로 금속층들을 형성하는 것과 연관된 비용을 초과한다. I/O 블록(104)은 세 개의 2P2E 준용 I/O 핀 박스들(106)과 두 개의 1P1E 준용 I/O 핀 박스들(108)에 전기적으로 결합된다. 몇몇의 실시예들에서, 외부 전기적 연결들을 제공할 수 있는 반도체 디바이스 패키지에 대한 전기적 연결들을 제공하기 위해 배선들이 핀 박스들(106, 108)에 접합된다. 마찬가지로, I/O 블록(104')은 세 개의 2P2E 준용 I/O 핀 박스들(106')과 두 개의 1P1E 준용 I/O 핀 박스들(108')에 전기적으로 결합된다. 제1번째 시리즈의 SRAM MUX1 메모리 셀들(102)과 I/O 블록(104)은 전력 핀들(110)에 전기적으로 결합된다. 제N번째 시리즈의 SRAM MUX1 메모리 셀들(102')과 I/O 블록(104')은 전력 핀들(110')에 전기적으로 결합된다. 전력 핀들(110) 중 하나는 전력 공급 전압(VDD)에 전기적으로 결합되고, 전력 핀들(110) 중 다른 하나는 전력 공급 접지 전압(VSS)에 전기적으로 결합된다. 전력 핀들(110') 중 하나는 VDD에 전기적으로 결합되고, 전력 핀들(110') 중 다른 하나는 VSS에 전기적으로 결합된다. 참조번호가 지정된 항목의 여기서의 설명은, 달리 명백히 언급되지 않는 한, 대응하는 참조번호 프라임(')에 의해 지정된 항목에도 적용되는 것으로 간주된다는 것을 유념한다. 예를 들어, SRAM MUX1 메모리 셀들(102)의 설명은 SRAM MUX1 메모리 셀들(102')에도 적용된다.
세 개의 2P2E 준용 I/O 핀 박스들(106)이 금속1 및 금속2(M1/M2) 라우팅 층들에 전기적으로 결합되는 반면에, 두 개의 1P1E 준용 I/O 핀 박스들(108)은 금속3 및 금속 4(M3/M4) 라우팅 층들에 전기적으로 결합된다. 몇몇의 실시예들에서, 세 개의 2P2E 준용 I/O 핀 박스들(106)이 금속3 및 금속4(M3/M4) 라우팅 층들에 전기적으로 결합되는 반면에, 두 개의 1P1E 준용 I/O 핀 박스들(108)은 금속1 및 금속 2(M1/M2) 라우팅 층들에 전기적으로 결합된다. 몇몇의 실시예들에서, I/O 핀 박스들(106)과 I/O 핀 박스들(108)은 모두 1P1E를 준용한다. 몇몇의 실시예들에서, I/O 핀 박스들(106)과 I/O 핀 박스들(108)은 모두 2P2E를 준용한다. 다중 금속층들을 전기적으로 결합시키기 위해 금속 비아들이 이용된다. 예를 들어, M1과 M2는 하나 이상의 금속 비아들에 의해 전기적으로 결합되고, M3과 M4는 하나 이상의 금속 비아들에 의해 전기적으로 결합된다. 몇몇의 실시예들에서, I/O 핀 박스들(106)과 I/O 핀 박스들(108)은 다른 금속층들 또는 두 개보다 많은 금속층들과 전기적으로 결합된다. 몇몇의 실시예들에서, 도전층은 금속층이다. 몇몇의 실시예들에서 도전성의 비금속층들은 여기서 설명된 바와 같은 금속층들을 대체한다. M1/M2 라우팅 층들은 M3/M4 라우팅 층들보다 아래에 있고(즉, 도 1의 Z축상으로 관찰자로부터 보다 멀리 있음), M3/M4 라우팅 층들은 M1/M2 라우팅 층들보다 위에 있다(즉, 도 1의 Z축상으로 관찰자쪽으로 보다 가까이에 있음). 세 개의 2P2E I/O 핀 박스들(106)은 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(108)보다 하위 레벨에 있는 행에 물리적으로 배치된다. 세 개의 2P2E I/O 핀 박스들(106)은 M1 또는 M2 중 어느 하나에 형성되고, 두 개의 1P1E I/O 핀 박스들(108)은 M3 또는 M4 중 어느 하나에 형성된다. 몇몇의 실시예들에서, I/O 핀 박스들(106, 108)은 다른 레벨들에 있는 금속 내에 형성된다.
세 개의 2P2E I/O 핀 박스들(106)과 두 개의 1P1E 준용 I/O 핀 박스들(108)은 도 1에서 도시된 바와 같이, 세로길이보다 큰 폭을 갖도록 구성된다. 하위 레벨 상에 있는 세 개의 2P2E I/O 핀 박스들(106)과 하위 레벨 위의 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(108)의 물리적 분리는 핀들간의 추가적인 간격벌어짐을 가능하게 해줘서 1P1E 및 2P2E 포토리소그래피 기술들과 연관된 피치 요건들이 모두 준수된다. 2P2E I/O 핀 박스들(106)과 연관된 보다 작은 피치 요건들은 적어도 세 개의 2P2E I/O 핀들이 I/O 블록(104)의 최우측 가장자리에 있는 단일 하위 레벨 상에 배치될 수 있도록 해주는 반면에, 1P1E I/O 핀 박스들(108)과 연관된 보다 큰 피치 요건들은 적어도 두 개의 1P1E I/O 핀들이 I/O 블록(104)의 최우측 가장자리에 있는 단일 상위 레벨 상에 배치될 수 있도록 해준다. 몇몇의 실시예들에서, 보다 많은 수 또는 보다 적은 수의 I/O 핀들이 I/O 블록(104)의 가장자리에 있는 레벨 상에 배치된다. I/O 블록(104)의 가장자리에서의 세 개의 2P2E I/O 핀 박스들(106)과 두 개의 1P1E I/O 핀들의 배치는 5개의 핀들을 규정하는 연관된 피치 요건들과 설계 요건들을 준수하면서 다섯 개의 I/O 핀들이 I/O 블록(104)에 전기적으로 결합되도록 해준다.
도 2는 메모리 매크로 서브 블록(200)의 다른 IC 레이아웃의 평면도이다. 메모리 매크로 서브 블록(200)은 I/O 블록(204)에 전기적으로 결합된 제1번째 시리즈의 SRAM MUX1 메모리 셀들(202)과, 제N번째 I/O 블록(204')에 전기적으로 결합된 제N번째 시리즈의 SRAM MUX1 메모리 셀들(202')을 포함한다. I/O 블록(204)은 세 개의 2P2E 준용 I/O 핀 박스들(206)과 두 개의 1P1E 준용 I/O 핀 박스들(208)에 전기적으로 결합된다. 마찬가지로, I/O 블록(204')은 세 개의 2P2E 준용 I/O 핀 박스들(206')과 두 개의 1P1E 준용 I/O 핀 박스들(208')에 전기적으로 결합된다. 제1번째 시리즈의 SRAM MUX1 메모리 셀들(202)과 I/O 블록(204)은 전력 핀들(210)에 전기적으로 결합된다. 제N번째 시리즈의 SRAM MUX1 메모리 셀들(202')과 I/O 블록(204')은 전력 핀들(210')에 전기적으로 결합된다. 전력 핀들(210) 중 하나는 VDD에 전기적으로 결합되고, 전력 핀들(210) 중 다른 하나는 VSS에 전기적으로 결합된다. 전력 핀들(210') 중 하나는 VDD에 전기적으로 결합되고, 전력 핀들(210') 중 다른 하나는 VSS에 전기적으로 결합된다. 전력 핀들(210)과 전력 핀들(210')은 금속4 라우팅 층(M4) 내에 형성된다.
세 개의 2P2E 준용 I/O 핀 박스들(206)이 금속1 및 금속2(M1/M2) 라우팅 층들에 전기적으로 결합된다. 하지만, 도 1에서의 두 개의 1P1E 준용 I/O 핀 박스들(108)과는 달리, 두 개의 1P1E 준용 I/O 핀 박스들(208)은 금속3(M3) 라우팅 층에 전기적으로 결합되지만, 금속4(M4) 라우팅 층(M4)에는 전기적으로 결합되지 않는다. 뿐만 아니라, 두 개의 1P1E 준용 I/O 핀 박스들(208)은 도 1에서의 1P1E 준용 I/O 핀 박스들(108)과는 상이하게 구성된다. 구체적으로, 두 개의 1P1E 준용 I/O 핀 박스들(208)은 도 2에서 도시된 바와 같이, 폭보다 큰 세로길이를 갖도록 구성된다. 두 개의 1P1E 준용 I/O 핀 박스들(208)의 이러한 구성은 도 1에서의 두 개의 1P1E 준용 I/O 핀 박스들(108)에 비해 I/O 블록(204)의 최우측 가장자리에 보다 많이 걸쳐 있지만, 최우측 가장자리 상에 노출된 증가된 면적으로 인해 우수한 전기적/물리적 연결을 가능하게 한다. 도 2에서 도시된 바와 같이, 복수의 1P1E 핀 박스들(208) 중의 하나는 복수의 2P2E 핀 박스들(206) 중의 하나보다 I/O 블록(204)의 가장자리를 따라 보다 먼 거리로 연장해 있다. 몇몇의 실시예들에서, 1P1E 핀 박스들(208)은 2P2E 핀 박스들(206)보다 I/O 블록(204)의 가장자리를 따라 보다 먼 거리로 연장해 있지 않는다. 몇몇의 실시예들에서, I/O 핀 박스들(206)과 I/O 핀 박스들(208)은 다른 금속층들 또는 하나 또는 두 개보다 많은 금속층들과 전기적으로 결합된다는 것을 유념한다. 세 개의 2P2E I/O 핀 박스들(206)은 M1 또는 M2 중 어느 하나 내에 형성되고, 두 개의 1P1E I/O 핀 박스들(208)은 M3 또는 M4 중 어느 하나 내에 형성된다. 몇몇의 실시예들에서, I/O 핀 박스들(206, 208)은 다른 레벨들에 있는 금속 내에 형성된다.
세 개의 2P2E I/O 핀 박스들(206)은 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(208)보다 하위 레벨에 있는 행에 물리적으로 배치된다. 하위 레벨 상에 있는 세 개의 2P2E I/O 핀 박스들(206)과 하위 레벨 위의 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(208)의 물리적 분리는 핀들간의 추가적인 간격벌어짐을 가능하게 해줘서 1P1E 및 2P2E 포토리소그래피 기술들과 연관된 피치 요건들이 모두 준수된다. 2P2E I/O 핀 박스들(206)과 연관된 보다 작은 피치 요건들은 적어도 세 개의 2P2E I/O 핀들이 I/O 블록(204)의 최우측 가장자리에 있는 단일 하위 레벨 상에 배치될 수 있도록 해주거나 또는 상이한 핀 박스 구성들이 활용되도록 해주는 반면에, 1P1E I/O 핀 박스들(208)과 연관된 보다 큰 피치 요건들은 적어도 두 개의 1P1E I/O 핀들이 I/O 블록(204)의 최우측 가장자리에 있는 단일 상위 레벨 상에 배치될 수 있도록 해주거나 또는 상이한 핀 박스 구성들이 활용되도록 해준다. 몇몇의 실시예들에서, 보다 많은 수 또는 보다 적은 수의 I/O 핀들이 I/O 블록(204)의 가장자리에 있는 레벨 상에 배치된다. I/O 블록(204)의 가장자리에서의 세 개의 2P2E I/O 핀 박스들(206)과 두 개의 1P1E I/O 핀들의 배치는 5개의 핀들을 규정하는 연관된 피치 요건들과 설계 요건들을 준수하면서 다섯 개의 I/O 핀들이 I/O 블록(204)에 전기적으로 결합되도록 해준다.
도 3은 메모리 매크로 서브 블록(300)의 또다른 IC 레이아웃의 평면도이다. 메모리 매크로 서브 블록(300)은 I/O 블록(304)에 전기적으로 결합된 제1번째 시리즈의 SRAM MUX1 메모리 셀들(302)과, 제N번째 I/O 블록(304')에 전기적으로 결합된 제N번째 시리즈의 SRAM MUX1 메모리 셀들(302')을 포함한다. I/O 블록(304)은 세 개의 2P2E 준용 I/O 핀 박스들(306)과 두 개의 1P1E 준용 I/O 핀 박스들(308)에 전기적으로 결합된다. 마찬가지로, I/O 블록(304')은 세 개의 2P2E 준용 I/O 핀 박스들(306')과 두 개의 1P1E 준용 I/O 핀 박스들(308')에 전기적으로 결합된다. 제1번째 시리즈의 SRAM MUX1 메모리 셀들(302)과 I/O 블록(304)은 전력 핀(310)에 전기적으로 결합된다. 제N번째 시리즈의 SRAM MUX1 메모리 셀들(302')과 I/O 블록(304')은 전력 핀(310')에 전기적으로 결합된다. 전력 핀(310)은 VDD에 전기적으로 결합되고, 전력 핀(310')은 VSS에 전기적으로 결합된다. 전력 핀(310)과 전력 핀(310')은 금속4 라우팅 층(M4) 내에 형성된다.
세 개의 2P2E 준용 I/O 핀 박스들(306)이 금속1 및 금속2(M1/M2) 라우팅 층들에 전기적으로 결합된다. 하지만, 도 1에서의 두 개의 1P1E 준용 I/O 핀 박스들(108)과는 달리, 하나의 1P1E 준용 I/O 핀 박스(308)는 금속3(M3) 및 금속4(M3/M4) 라우팅 층들에 전기적으로 결합되지만, 다른 1P1E 준용 I/O 핀 박스(312)는 금속3(M3) 라우팅 층에 전기적으로 결합되되, 금속4(M4) 라우팅 층에는 전기적으로 결합되지 않는다. 뿐만 아니라, 1P1E 준용 I/O 핀 박스(312)는 1P1E 준용 I/O 핀 박스(308)와는 상이하게 구성된다. 구체적으로, 1P1E 준용 I/O 핀 박스(312)는 도 3에서 도시된 바와 같이, I/O 핀 박스(308)에 비해 폭이 두 배가 되도록 구성된다. 1P1E 준용 I/O 핀 박스(312)의 이러한 구성은 1P1E 준용 I/O 핀 박스(308)에 비해 핀 박스의 총체적인 크기를 증가시켜서 존재하는 금속의 증가된 면적으로 인해 우수한 전기적 연결을 가능하게 해준다. 도 3에서 도시된 바와 같이, 복수의 1P1E 준용 핀 박스들(312) 중의 하나는 복수의 2P2E 준용 핀 박스들(306) 중의 하나보다 I/O 블록(304)의 가장자리를 따라 보다 먼 거리로 연장해 있고, 복수의 1P1E 준용 핀 박스들(312) 중의 하나는 복수의 1P1E 핀 박스들(308) 중의 하나보다 I/O 블록의 가장자리에 대해 수직한 방향으로 보다 먼 거리로 연장해 있다. 세 개의 2P2E I/O 핀 박스들(306)은 M1 또는 M2 중 어느 하나 내에 형성되고, 두 개의 1P1E I/O 핀 박스들(308, 312)은 M3 또는 M4 중 어느 하나 내에 형성된다. 몇몇의 실시예들에서, I/O 핀 박스들(106, 108)은 다른 레벨들에 있는 금속 내에 형성된다.
세 개의 2P2E I/O 핀 박스들(306)은 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(308, 312)보다 하위 레벨에 있는 행에 물리적으로 배치된다. 하위 레벨 상에 있는 세 개의 2P2E I/O 핀 박스들(306)과 하위 레벨 위의 상위 레벨 상에 있는 두 개의 1P1E I/O 핀 박스들(308)의 물리적 분리는 핀들간의 추가적인 간격벌어짐을 가능하게 해줘서 1P1E 및 2P2E 포토리소그래피 기술들과 연관된 피치 요건들이 모두 준수된다. 2P2E I/O 핀 박스들(306)과 연관된 보다 작은 피치 요건들은 적어도 세 개의 2P2E I/O 핀들이 I/O 블록(304)의 최우측 가장자리에 있는 단일 하위 레벨 상에 배치될 수 있도록 해주거나 또는 상이한 핀 박스 구성들이 활용되도록 해주는 반면에, 1P1E I/O 핀 박스들(308)과 연관된 보다 큰 피치 요건들은 적어도 두 개의 1P1E I/O 핀들이 I/O 블록(304)의 최우측 가장자리에 있는 단일 상위 레벨 상에 배치될 수 있도록 해주고 상이한 핀 박스 구성들이 활용되도록 해준다. 몇몇의 실시예들에서, 보다 많은 수 또는 보다 적은 수의 I/O 핀들이 I/O 블록(204)의 가장자리에 있는 레벨 상에 배치된다. I/O 블록(204)의 가장자리에서의 세 개의 2P2E I/O 핀 박스들(206)과 두 개의 1P1E I/O 핀들의 배치는 5개의 핀들을 규정하는 연관된 피치 요건들과 설계 요건들을 준수하면서 다섯 개의 I/O 핀들이 I/O 블록(204)에 전기적으로 결합되도록 해준다.
본 업계의 당업자는 본 발명개시의 많은 실시예 변형들이 존재할 수 있다는 것을 알 것이다. 실시예들 및 그 특징들을 자세하게 설명하였지만, 본 실시예들의 범위 및 사상을 벗어나지 않고서 다양한 변경, 대체, 및 변동이 취해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 개시된 실시예들로부터 손쉽게 알 것이다.
위 방법 실시예는 예시적인 단계들을 도시하지만, 이것들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 본 발명개시의 실시예의 범위와 사상에 따라, 단계들은 적절하게 추가되고, 대체되고, 순서가 변경되거나, 및/또는 삭제될 수 있다. 상이한 청구항들 및/또는 상이한 실시예들을 결합시킨 실시예들은 본 발명개시의 범위 내에 있으며 본 발명개시를 검토한 후 본 업계의 당업자에게 자명할 것이다.

Claims (20)

  1. 집적 회로(integrated circuit; IC) 메모리 디바이스에 있어서,
    제1 도전층;
    상기 제1 도전층 위에 형성되어 있고, 상기 제1 도전층으로부터 분리되어 있는 제2 도전층;
    상기 제1 도전층 내에 형성되어 있고, 상기 제1 도전층에 전기적으로 결합된 적어도 하나의 2P2E(double exposure and double etch) 핀 박스; 및
    상기 제2 도전층 내에 형성되어 있고, 상기 제2 도전층에 전기적으로 결합된 적어도 하나의 1P1E(single exposure and single etch) 핀 박스
    를 포함하는 집적 회로(IC) 메모리 디바이스.
  2. 제1항에 있어서, 상기 적어도 하나의 2P2E 핀 박스는 상기 제1 도전층과 상기 제2 도전층 사이에 있는 금속층에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  3. 제1항에 있어서, 상기 적어도 하나의 1P1E 핀 박스는 상기 제2 도전층 위에 있는 금속층에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  4. 제1항에 있어서, 상기 적어도 하나의 2P2E 핀 박스는 입력/출력(input/output; I/O) 핀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  5. 제1항에 있어서, 상기 적어도 하나의 1P1E 핀 박스는 입력/출력(I/O) 핀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  6. 제1항에 있어서, 상기 적어도 하나의 2P2E 핀 박스는 제1 메모리 셀에 전기적으로 결합되고, 상기 적어도 하나의 1P1E 핀 박스는 제2 메모리 셀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  7. 제6항에 있어서, 상기 메모리 디바이스는 SRAM인 것인, 집적 회로(IC) 메모리 디바이스.
  8. 제6항에 있어서, 상기 메모리 디바이스는 SRAM MUX1 메모리 셀들을 포함한 것인, 집적 회로(IC) 메모리 디바이스.
  9. 집적 회로(integrated circuit; IC) 메모리 디바이스에 있어서,
    제1 도전층;
    상기 제1 도전층 위에 형성되어 있고, 상기 제1 도전층에 전기적으로 결합된 제2 도전층;
    상기 제2 도전층 위에 형성되어 있고, 상기 제2 도전층으로부터 분리되어 있는 제3 도전층;
    상기 제3 도전층 위에 형성되어 있고, 상기 제3 도전층으로부터 분리되어 있는 제4 도전층;
    상기 제1 도전층 또는 상기 제2 도전층 내에 형성되어 있고, 상기 제1 도전층 또는 상기 제2 도전층에 전기적으로 결합된 2P2E 핀 박스; 및
    상기 제3 도전층 또는 상기 제4 도전층 내에 형성되어 있고, 상기 제3 도전층 또는 상기 제4 도전층에 전기적으로 결합된 1P1E 핀 박스
    를 포함하며,
    상기 1P1E 핀 박스는 상기 2P2E 핀 박스보다 I/O 블록의 가장자리를 따라 보다 먼 거리로 연장해 있는 것인, 집적 회로(IC) 메모리 디바이스.
  10. 제9항에 있어서, 상기 제1 도전층은 제1 금속층이며, 상기 제2 도전층은 적어도 하나의 금속 비아로 상기 제1 금속층에 전기적으로 결합된 제2 금속층인 것인, 집적 회로(IC) 메모리 디바이스.
  11. 제9항에 있어서, 상기 제3 도전층은 제3 금속층이며, 상기 제4 도전층은 적어도 하나의 금속 비아로 상기 제3 금속층에 전기적으로 결합된 제4 금속층인 것인, 집적 회로(IC) 메모리 디바이스.
  12. 제9항에 있어서, 상기 2P2E 핀 박스는 입력/출력(I/O) 핀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  13. 제9항에 있어서, 상기 1P1E 핀 박스는 입력/출력(I/O) 핀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  14. 제9항에 있어서, 상기 2P2E 핀 박스는 제1 메모리 셀에 전기적으로 결합되고, 상기 1P1E 핀 박스는 제2 메모리 셀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  15. 제14항에 있어서, 상기 메모리 디바이스는 SRAM인 것인, 집적 회로(IC) 메모리 디바이스.
  16. 제14항에 있어서, 상기 메모리 디바이스는 SRAM MUX1 메모리 셀들을 포함한 것인, 집적 회로(IC) 메모리 디바이스.
  17. 집적 회로(integrated circuit; IC) 메모리 디바이스에 있어서,
    제1 도전층;
    상기 제1 도전층 위에 형성되어 있고, 상기 제1 도전층에 전기적으로 결합된 제2 도전층;
    상기 제2 도전층 위에 형성되어 있고, 상기 제2 도전층으로부터 분리되어 있는 제3 도전층;
    상기 제3 도전층 위에 형성되어 있고, 상기 제3 도전층에 전기적으로 결합된 제4 도전층;
    상기 제1 도전층 또는 상기 제2 도전층 내에 형성되어 있고, 상기 제1 도전층 또는 상기 제2 도전층에 전기적으로 결합된 2P2E 핀 박스; 및
    상기 제3 도전층 또는 상기 제4 도전층 내에 형성되어 있고, 상기 제3 도전층 또는 상기 제4 도전층에 전기적으로 결합된 1P1E 핀 박스
    를 포함하며,
    상기 1P1E 핀 박스는 상기 2P2E 핀 박스보다 I/O 블록의 가장자리를 따라 보다 먼 거리로 연장해 있으며,
    상기 1P1E 핀 박스는 다른 1P1E 핀 박스보다 I/O 블록의 가장자리에 대해 수직한 방향으로 보다 먼 거리로 연장해 있는 것인, 집적 회로(IC) 메모리 디바이스.
  18. 제17항에 있어서, 상기 제1 도전층은 제1 금속층이고, 상기 제2 도전층은 적어도 하나의 금속 비아로 상기 제1 금속층에 전기적으로 결합된 제2 금속층이고, 상기 제3 도전층은 제3 금속층이며, 상기 제4 도전층은 적어도 하나의 금속 비아로 상기 제3 금속층에 전기적으로 결합된 제4 금속층인 것인, 집적 회로(IC) 메모리 디바이스.
  19. 제17항에 있어서, 상기 2P2E 핀 박스는 제1 메모리 셀에 전기적으로 결합되고, 상기 1P1E 핀 박스는 제2 메모리 셀에 전기적으로 결합된 것인, 집적 회로(IC) 메모리 디바이스.
  20. 제19항에 있어서, 상기 메모리 디바이스는 SRAM인 것인, 집적 회로(IC) 메모리 디바이스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
WO2000079586A1 (fr) * 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
KR100454123B1 (ko) * 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
US7270012B2 (en) * 2004-10-01 2007-09-18 Hitachi, Ltd. Semiconductor device embedded with pressure sensor and manufacturing method thereof
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
JP5245258B2 (ja) * 2007-02-21 2013-07-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008300643A (ja) * 2007-05-31 2008-12-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009026867A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体集積回路装置
US7935965B1 (en) * 2008-05-16 2011-05-03 Pdf Solutions, Inc. Test structures and methods for electrical characterization of alignment of line patterns defined with double patterning
JP5382001B2 (ja) * 2009-01-09 2014-01-08 日本電気株式会社 半導体装置及びその製造方法
US8546069B2 (en) * 2009-01-15 2013-10-01 International Business Machines Corporation Method for enhancing lithographic imaging of isolated and semi-isolated features
US8536629B2 (en) * 2009-02-24 2013-09-17 Nec Corporation Semiconductor device and method for manufacturing the same
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
CN101969063B (zh) * 2010-08-27 2012-07-25 友达光电股份有限公司 像素阵列基板、导电结构以及显示面板
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP5703041B2 (ja) * 2011-01-27 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
JP5853389B2 (ja) * 2011-03-28 2016-02-09 ソニー株式会社 半導体装置及び半導体装置の製造方法。
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP5830400B2 (ja) * 2012-02-02 2015-12-09 ルネサスエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
JP2013206905A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
US9036404B2 (en) 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9691869B2 (en) * 2012-04-09 2017-06-27 Monolithic 3D Inc. Semiconductor devices and structures
JP6041607B2 (ja) * 2012-09-28 2016-12-14 キヤノン株式会社 半導体装置の製造方法
JP2014099582A (ja) * 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
US8987914B2 (en) * 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US8946000B2 (en) * 2013-02-22 2015-02-03 Freescale Semiconductor, Inc. Method for forming an integrated circuit having a programmable fuse
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method

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