KR102276030B1 - 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 - Google Patents

인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 Download PDF

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Abstract

집적회로는 집적회로의 기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하도록 사용되는 인터페이스 회로소자를 구비한다. 기능 회로는 제1 전력 공급으로부터 작동하도록 구성되고, 기능 회로와 관련되고 제1 전력 공급을 기능 회로의 기능 부품에 제공하는 전력 공급 분배 네트워크를 갖는다. 인터페이스 회로소자는 제1 전력 공급과 상이한 제2 전력 공급으로부터 작동하는 인터페이스 부품을 갖는 복수 개의 인터페이스 셀을 포함한다. 전력 공급 라인 구조는 복수 개의 인터페이스 셀에 의해 공유되고, 제2 전력 공급을 인터페이스 부품에 제공하도록 배치된다. 게다가, 인터페이스 셀의 적어도 하나의 서브셋은 제1 전력 공급으로부터 작동하는 추가의 인터페이스 부품을 포함한다. 그러한 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대해 독립적인 접속부를 갖도록 배치된다. 이는 그러한 추가 인터페이스 부품에 대해 제1 전력 공급을 제공하기 위해 전력 공급 라인 구조 내에 임의의 라인을 통합하는 필요성을 피한다.

Description

인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀{AN INTEGRATED CIRCUIT WITH INTERFACE CIRCUITRY, AND AN INTERFACE CELL FOR SUCH INTERFACE CICUITRY}
본 발명은 인터페이스 회로소자를 갖는 집적회로, 및 그 인터페이스 회로소자용 인터페이스 셀에 관한 것이다.
통상, 집적회로는 인터페이스 회로소자[기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하는 입력/출력(I/O; input/output) 회로로서 흔히 지칭됨]와 함께 집적회로의 처리 기능을 수행하는 데에 요구되는 기능 회로를 포함한다. 인터페이스 회로소자는 기능 회로를 둘러싸고 집적회로의 입력/출력 요건을 가능하게 하도록 필수적인 I/O 셀을 모두 통합하는 I/O 링의 형태를 취하는 경우가 많다.
통상, 다양한 I/O 셀은 I/O 링 둘레에서 나란히 배치되고, 필수적인 전력 공급을 I/O 셀에 제공하도록 I/O 링 둘레에서 연장되는 전력 공급 라인 구조를 통합한다.
집적회로의 기능 회로는 통상적으로 제1 전력 공급으로부터 작동하고, 인터페이스 회로소자의 많은 부품들은 제1 전력 공급과 상이한 제2 전력 공급으로부터 작동하게 된다. 그러나, 추가적으로, 제1 전력 공급으로부터 작동해야 하는 인터페이스 회로소자 내의 다수의 인터페이스 부품가 존재하는 것이 통상적이다. 따라서, I/O 링 내에 제공되는 전력 공급 라인 구조가 제1 전력 공급과 제2 전력 공급을 모두 제공해야 한다는 것은 통상적인 사실이다. 게다가, 전력 공급 라인 구조는 인터페이스 회로소자의 전류 운반 제약을 지지하는 데에 충분한 크기가 되어야 한다. 구체적으로, I/O 셀은 통상적으로 ESD 이벤트 중에 ESD 보호를 제공하도록 사용되는 정전기 방전(ESD; electrostatic discharge) 부품을 포함하고, 그 결과 전력 공급 라인 구조 내의 다양한 라인은 그러한 ESD 이벤트 중에 발생하는 비교적 큰 전류를 처리하기에 충분한 크기로 되어야 한다.
흔히, 전력 공급 라인 구조의 다양한 공급 라인은 그러한 ESD 이벤트 중에 도출되는 전류를 처리하게 적절한 크기가 될 수 있는 집적회로의 상부 금속층(또한, 두꺼운 금속층으로서 지칭됨) 내에 제공된다. 그러나, 그 결과, 전력 공급 라인 구조가 차지하는 영역이 비교적 커지게 되고, 특히 전력 공급 라인 구조의 크기 요건이 I/O 셀의 크기를 감소하고자 할 때에 제약이 되고 있다.
집적회로의 크기가 계속 감소함에 따라, 집적회로의 인터페이스 회로소자를 형성하는 데에 사용되는 I/O 셀의 크기를 감소시키라는 압박이 더욱 증가하고 있다. 이러한 압박은 전술한 바와 같이 인터페이스 회로소자가 I/O 링으로서 배치되는 경우 뿐만 아니라 인터페이스 회로소자의 다른 구성, 예컨대 칩의 주변 둘레에 링으로서 형성되는 대신에 I/O 셀의 여러 개의 클러스트가 집적회로 내에 분포되는 영역 배열식 시스템-온-칩(SoC; System-on-Chip)에서 적용된다. 이들 모두의 다양한 구조에서, 전술한 전류 운반 제약(통상적으로, ESD 보호 요건으로 인한)은 I/O 셀 내에 제공되는 전력 공급 라인 구조의 크기에 이루어질 수 있는 감소를 제한하였고, 이에 따라 I/O 회로가 차지하는 영역이 감소될 수 있는 정도를 제한하였으며, 따라서 집적회로의 크기에 이루어질 수 있는 감소를 제한하였다.
따라서, 전류 운반 요건이 계속 충족될 수 있으면서 집적회로의 인터페이스 회로소자에 필요한 전력 공급을 제공하는 개선된 구조를 제공하는 것이 바람직하다.
제1 양태에 따르면, 본 발명은, 집적회로에 의해 요구되는 처리 기능을 수행하도록 구성되는 기능 부품을 포함하고, 제1 전력 공급으로부터 작동하도록 구성되는 기능 회로; 기능 회로와 관련되고 제1 전력 공급을 기능 부품에 제공하도록 구성되는 전력 공급 분배 네트워크; 기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하도록 구성되는 인터페이스 회로소자로서, 제1 전력 공급과 상이한 제2 전력 공급으로부터 작동하도록 구성되는 인터페이스 부품을 갖는 복수 개의 인터페이스 셀을 포함하는 것인 인터페이스 회로소자; 복수 개의 인터페이스 셀에 의해 공유되고, 제2 전력 공급을 인터페이스 부품에 제공하도록 구성되는 전력 공급 라인 구조; 및 제1 전력 공급으로부터 작동하도록 구성되는 추가의 인터페이스 부품을 더 포함하는 상기 인터페이스 셀의 적어도 하나의 서브셋을 포함하고, 상기 적어도 하나의 서브셋의 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대해 독립적인 접속부를 갖는 것인 집적회로를 제공한다.
본 발명에 따르면, 인터페이스 회로소자의 인터페이스 셀은 기능 회로의 기능 부품에 의해 사용되는 제1 전력 공급과 상이한 제2 전력 공급으로부터 작동하는 인터페이스 부품을 갖는다. 게다가, 인터페이스 셀의 적어도 하나의 서브셋은 제1 전력 공급으로부터 작동하는 추가 인터페이스 부품을 포함한다. 전력 공급 라인 구조가 복수 개의 인터페이스 셀을 위해 제공되고 제2 전력 공급을 인터페이스 부품에 제공하도록 이들 인터페이스 셀에 의해 공유된다. 그러나, 전력 공급 라인 구조는 또한 추가 인터페이스 부품에 의해 요구되는 제1 전력 공급을 제공하도록 사용되지 않는다. 대신에, 그러한 추가 인터페이스 부품을 포함하는 각 인터페이스 셀은 기능 회로와 관련된 전력 공급 분배 네트워크에 접속되게 할 수 있는 독립적인 접속부를 갖는다. 그 결과, 제1 전력 공급을 제공하기 위해 전력 공급 라인 구조 내에 임의의 라인을 제공할 필요성이 없고, 이에 따라 통상적인 종래 기술의 구조와 비교할 때에 전력 공급 라인 구조의 영역이 감소될 수 있다.
또한, 전류 운반 제약이 여전히 충족될 수 있다. 특히, 대부분의 실제적인 용례에서 주요 전류 운반 제약은 ESD 보호 요건에 의해 부과되는 것이고, 그러한 ESD 이벤트 중에 발생하는 전류는 통상적으로 제2 전력 공급과 관련된 공급 라인을 통해 인입된다. 본 발명의 전력 공급 라인 구조는 여전히 제2 전력 공급을 제공하기 때문에, 그러한 ESD 전류를 처리하는 데에 적절한 크기로 쉽게 될 수 있다. 또한, 제1 전력 공급의 제공과 관련된 약간의 전류 제약이 있을 수 있지만, 그러한 제약은 기능 회로와 관련된 전력 공급 분배 네트워크에 의해 쉽게 처리될 수 있다. 따라서, 본 발명의 방안을 사용함으로써, 전류 운반 제약이 여전히 충족될 수 있으면서, 전력 공급 라인과 관련된 영역이 상당히 감소될 수 있다. 그 결과, 인터페이스 셀의 크기가 감소될 수 있고, 이에 따라 집적회로의 전체 크기를 감소시킬 수 있다.
전력 공급 라인 구조는 다양한 방식으로 제공될 수 있다. 그러나, 일 실시예에서, 각 인터페이스 셀은 그 폭을 가로질러 연장되는 전력 공급 라인 섹션을 포함하고, 각 인터페이스 셀의 상기 전력 공급 라인 섹션은 제1 레일부와 제2 레일부를 포함하고, 전력 공급 라인 구조는 하나의 인터페이스 셀의 전력 공급 라인 섹션이 인접한 인터페이스 셀의 전력 공급 라인 섹션과 접촉하도록 인터페이스 셀들을 인접 배열로 위치 설정함으로써 다수의 전력 공급 라인 섹션으로부터 형성된다.
또한, 기능 회로의 전력 공급 분배 네트워크에 대한 독립적인 접속부를 갖도록 인터페이스 셀이 배치될 수 있는 다수의 방식이 존재한다. 그러나, 일 실시예에서, 상기 적어도 하나의 서브셋의 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대한 독립적인 접속부가 이루어지는 접속 영역을 포함한다. 접속 영역은 다양한 형태를 취할 수 있지만, 일 실시예에서, 하나 이상의 접속 핀을 포함한다. 특히, 일 실시예에서, 제1 전력 공급을 위한 작동 전압 레벨과 관련된 하나 이상의 접속 핀과 제1 전력 공급을 위한 접지 전압 레벨과 관련된 하나 이상의 접속 핀이 존재한다.
인터페이스 회로소자는 다양한 방식으로 배치될 수 있지만, 일 실시예에서, 기능 회로의 주변 둘레에 제공되는 인터페이스 링의 형태로 배치되고, 전력 공급 라인 구조는 인터페이스 링 둘레에서 연장되는 적어도 하나의 전력 공급 라인을 제공한다.
개별적인 인터페이스 셀이 인터페이스 링의 형태로 배치될 수 있는 다수의 방식이 존재한다. 그러나, 일 실시예에서, 제1 전력 공급으로부터 작동되는 적어도 하나의 인터페이스 부품을 갖는 각 인터페이스 셀은 그 접속 영역이 전력 공급 라인 구조보다 기능 회로의 주변에 더 가깝게 위치 설정되도록 인터페이스 링의 형태로 배치된다.
일 실시예에서, 상기 집적 회로는 복수의 층을 포함하고, 상기 복수의 층은, 상기 기능 회로를 포함하는 하나 이상의 부품 레벨층과 상기 전력 공급 분배 네트워크를 포함하는 하나 이상의 전력 격자층을 갖는다.
더욱이, 일 실시예에서, 상기 하나 이상의 전력 격자층 중 적어도 하나는 상기 전력 공급 라인 구조를 포함한다. 그 결과, 그러한 실시예에서는 전력 공급 라인 구조보다는 기능 회로의 주변에 더 가까운 접속 영역을 갖는 것이 유리한데, 그 이유는 이로 인해 전력 공급 라인 구조 둘레에 임의의 재전달 경로가 요구되지 않으면서 전력 공급 분배 네트워크와 해당 접속 영역 사이에 접속부가 이루어질 수 있기 때문이다.
인터페이스 셀이 제1 전력 공급을 수신하기 위해 전력 공급 분배 네트워크에 대한 독립적인 접속부를 갖도록 배치될 수 있는 다수의 방식이 존재한다. 일 실시예에서, 독립적인 접속부는 상기 하나 이상의 전력 격자층 중 적어도 하나의 층 내에서 연장되는 접속 경로를 포함한다.
그러나, 변형예에서, 독립적인 접속부는 상기 하나 이상의 전력 격자층 위에 놓이는 추가 층 내에서 연장되는 접속 경로를 포함한다. 추가 층은 다양한 형태를 취할 수 있지만, 일 실시예에서 재분배 층(RDL)에 의해 제공된다. 특히, 각 인터페이스 셀은 패드 액세스 단자를 갖도록 배치될 수 있고, 재분배 층은 패드 액세스 단자와 집적회로 외측의 범프 접속부 사이에 접속 경로를 제공하도록 사용될 수 있다. 집적회로가 그러한 재분배 층을 제공하는 경우에, 해당 재분배 층은 또한 제1 전력 공급이 I/O 셀에 제공되게 하도록 관련 I/O 셀과 기능 회로의 전력 공급 분배 네트워크 사이에 추가 접속 경로를 제공하도록 사용될 수 있다.
전력 공급 라인 구조는 다양한 방식으로 구성될 수 있다. 그러나, 통상적으로, 제2 전력 공급을 위한 작동 전압 레벨을 제공하도록 구성된 하나 이상의 공급 라인, 및/또는 제2 전력 공급을 위한 접지 전압 레벨을 제공하도록 구성된 하나 이상의 공급 라인을 가질 것이다. 전력 공급 분배 네트워크는 또한 다양한 방식으로 구성될 수 있지만, 일 실시예에서, 직교 방향으로 연장되는 공급 라인 어레이를 포함하고 전력 메시라고도 지칭되는 전력 격자를 포함한다. 그러한 전력 격자는 균질한 전류 분배를 갖도록 설계되고, 이에 따라 인터페이스 회로소자 내의 인터페이스 셀에 대해 전력 공급을 또한 제공하기 위하여 그러한 전력 격자의 사용으로부터 생기는 추가의 유리한 부작용은, 이들 인터페이스 셀 내의 전력 분배가 제1 전력 공급이 인터페이스 셀의 전력 공급 라인 구조 내에서 전파되는 공지된 종래 기술의 메카니즘보다 우수하다는 것이다. 특히, 그러한 종래 기술의 방안에서, 전용 전력 공급 I/O 셀은 통상적으로 제1 전력 공급을 전력 공급 라인 구조에 걸쳐서 전파하도록 인터페이스 회로소자의 I/O 셀 도처에 규칙적으로 분배되고, 이는 전력 분배에서 약간의 변동을 초래한다.
제2 양태에 따르면, 본 발명은 집적회로의 인터페이스 회로소자 내에 사용하기 위한 인터페이스 셀을 제공하는 것으로서, 상기 인터페이스 회로소자는 제1 전력 공급으로부터 작동하는 집적회로의 기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하고, 상기 인터페이스 회로소자는, 다른 인터페이스 셀의 전력 공급 라인 섹션에 커플링되어 상기 다른 인터페이스 셀과 공유되는 전력 공급 라인 구조를 제공하여, 인터페이스 회로소자 내의 적어도 하나의 인터페이스 부품에 상기 제1 전력 공급과 상이한 제2 전력 공급을 제공하도록 구성되는 전력 공급 라인 섹션; 상기 제1 전력 공급으로부터 작동하도록 구성되는 적어도 하나의 추가 인터페이스 부품; 및 적어도 하나의 추가 인터페이스 부품에 상기 제1 전력 공급을 제공하기 위해, 상기 기능 회로와 관련된 전력 공급 분배 네트워크에 대한 독립적인 접속부를 이루도록 구성되는 접속 영역을 포함한다.
인터페이스 셀은 또한 제2 전력 공급으로부터 작동하도록 구성되고, 전력 공급 라인 구조에 접속하도록 구성되는 적어도 하나의 인터페이스 부품을 더 포함할 수 있다.
제3 양태에 따르면, 셀 라이브러리를 포함하는 컴퓨터 기억매체를 제공하는 것으로서, 셀 라이브러리는 본 발명의 제2 양태에 따른 인터페이스 셀을 포함한다. 컴퓨터 기억매체는 비일시적 및 일시적 형태를 비롯하여 다양한 형태를 취할 수 있지만, 일 실시예에서 비일시적 컴퓨터 판독 가능한 기억매체이다.
본 발명은 첨부 도면에 도시된 그 실시예를 참조하여 오직 일례로서 더 설명될 것이다. 도면에서:
도 1은 실시예의 기법이 채용될 수 있는 집적회로를 개략적으로 도시하고;
도 2는 종래 기술의 구조에 따른 I/O 셀과 관련된 전력 공급 라인 섹션을 도시하며;
도 3은 다른 전력 공급이 집적회로의 기능 회로와 관련된 전력 격자로부터 제공될 수 있게 하는 접속부와 함께 일 실시예의 I/O 셀이 축소된 크기의 전력 공급 라인 섹션을 어떻게 채용하는지를 도시하고;
도 4는 일 실시예에 따른 I/O 셀과 관련된 전력 공급 라인 섹션을 도시하며;
도 5는 도 4에 도시된 접속 핀이 일 실시예의 I/O 셀 내의 특정한 I/O 부품에 코어 전력 공급을 제공하도록 어떻게 사용될 수 있는지를 도시하고;
도 6a 내지 도 6d는 I/O 셀을 실시예에 따른 기능 회로의 전력 격자에 접속하기 위한 상이한 구조를 개략적으로 도시하며;
도 7은 일 실시예에 따른 집적회로 내에 제공되는 다양한 층들을 개략적으로 도시하고;
도 8은 특정한 실시예의 기법이 이용될 수 있는 플립칩 구현을 개략적으로 도시하며;
도 9a 및 도 9b는 I/O 셀과 기능 회로의 전력 격자 사이에 접속부를 제공하도록 RDL층이 일 실시예에 어떻게 사용될 수 있는지를 개략적으로 도시하고;
도 10은 실시예의 기법이 채용될 수 있는 대안적인 집적회로를 개략적으로 도시한다.
도 1은 실시예의 기법이 채용될 수 있는 집적회로를 개략적으로 도시한다. 도 1에 도시된 바와 같이, 집적회로는 집적회로의 필수 처리 기능을 수행하도록 구성되는 복수 개의 기능 부품(25)을 구비하는 기능 회로(20)를 포함한다. 개별적인 기능 부품들이 기능 회로(20) 내에 제공될 수 있는 다수의 방식이 존재한다. 예컨대, 한가지 공지된 기법에 따르면, 계획된 집적회로의 기능 설계(예컨대, 게이트 레벨 넷리스트 또는 설계의 레지스터 전환 언어 하이어 레벨 표현의 형태) 및 집적회로의 레이아웃을 발생시키도록 표준 셀들(표준 셀들은 기능 부품을 한정하고 이에 따라 집적회로의 레이아웃을 기능 설계에 함께 놓는 "빌딩 블럭"임)의 세트를 제공하는 셀 라이브러리를 이용하는 자동화된 툴이 제공된다. 일 실시예에서, 기능 회로(20)의 기능 부품(25)의 적어도 일부는 그러한 표준 셀로부터 형성된다.
도 1의 실시예에서, 기능 회로(20)는 기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하도록 인터페이스 회로소자를 형성하는 I/O 링(10)에 의해 둘러싸인다. 통상적으로, I/O 링은 특정한 I/O 접속부를 제공하기 위해 복수 개의 I/O 셀(15)로 이루어진다. 기능 회로의 기능 부품을 구성할 때에 표준 셀을 제공하도록 사용되는 셀 라이브러리와 같이, 셀 라이브러리는 또한 I/O 링을 구성하도록 사용될 수 있는 다양한 I/O 셀(15)을 제공하기 위해 사용될 수 있다.
도 1에 도시된 바와 같이, I/O 셀은 통상적으로 인접 구조에서 나란히 배치되고, 각 I/O 셀은 셀 폭과 셀 길이를 갖는다(셀 길이는 흔히 셀 높이로서 지칭됨). 각 I/O 셀은 통상적으로 그 폭을 가로질러 연장되는 전력 공급 라인 섹션을 포함하고, 이어서 하나의 인터페이스 셀의 전력 공급 라인 섹션이 인접한 인터페이스 셀의 전력 공급 라인 섹션과 접촉하도록 인터페이스 셀을 인접 구조로 위치 설정함으로써 다수의 전력 공급 라인 섹션들로부터 I/O 링 둘레에 전력 공급 라인 구조가 형성된다. 결과적인 전력 공급 라인 섹션은 통상적으로 I/O 링 둘레에서 연장되고, I/O 셀의 인터페이스 부품에 필수 전력 공급을 제공하도록 사용되는 복수 개의 전력 라인(30; 또한 전력 레일로서 지칭됨)으로 이루어진다.
통상, 기능 회로(20)는 제1 전력 공급을 채용하는 코어 전력 영역에서 작동한다. 이와 달리, 인터페이스 회로소자(10)는 제1 전력 공급과 상이한 제2 전력 공급을 채용하는 I/O 전력 영역에서 주로 작동한다. 각 I/O 셀의 부품들의 대부분은 통상적으로 이 제2 전력 공급으로부터 작동하지만, 많은 I/O 셀은 통상적으로 또한 코어 전력 영역의 제1 전력 공급으로부터 작동하는 작은 갯수의 인터페이스 부품을 포함한다. 따라서, 통상적으로, I/O 링 내의 전력 공급 라인 구조의 다양한 전력 라인(30)이 제1 전력 공급과 제2 전력 공급을 모두 제공할 수 있는 것이 필수적이었다.
도 2는 개별적인 I/O 셀(40) 내에 제공되고 전력 공급 라인 구조를 생성하기 위해 인접한 I/O 셀의 대응하는 전력 공급 라인 섹션과 인접 구조로 위치 설정되도록 배치되는 공지된 종래 기술의 전력 공급 라인 섹션을 개략적으로 도시한다. 도시된 예에서, I/O 전압 영역의 제2 전력 공급은 작동 전압부(60; 또한 본 명세서에서 DVDD 레일부로서 지칭됨)와 접지 전압부(65; 또한 본 명세서에 DVSS 레일부로서 지칭됨)에 의해 제공된다. 이미 언급한 바와 같이, I/O 셀 내의 인터페이스 부품들의 대부분은 그 전력 공급을 이들 2개의 전압 레일부로부터 취한다.
게다가, 2개의 추가 부분이 도 2의 VDD 레일부(55)와 VSS 레일부(50)에 의해 도시된 바와 같이 제1 전력 공급의 작동 전압과 접지 전압 공급을 제공하도록 마련된다.
도 2에 도시된 실시예에서, 전력 공급 라인 섹션의 다양한 부분(50, 55, 60, 65) 각각은 I/O 셀의 폭을 가로질러 연장되는 복수 개의 금속 라인에 의해 실제로 실시된다. DVDD 레일부(60)와 DVSS 레일부(65)와 관련된 개별적인 금속 라인의 갯수는 통상적으로 VDD 레일부(55)와 VSS 레일부(50)를 위해 제공되는 라인의 갯수보다 크다. 이는 I/O 전력 영역의 전류 운반 요건이 통상적으로 상당히 더 크다는 점에 기인한다. 그 이유는, I/O 셀의 인터페이스 부품가 I/O 전력 영역의 제2 전력 공급을 대개 이용하기 때문이고, 또한 ESD 이벤트 중에 관찰되는 비교적 높은 전류가 이들 레일부(60, 65)를 통해 대개 채널링된다는 점에 기인한다. VDD 및 VSS 레일부는 통상적으로 더 낮은 전류를 처리할 수 있어야 하고, 이에 따라 많은 개별적인 라인을 필요로 하지 않는다.
제1 및 제2 전력 공급의 실제 전압 레벨은 실시예에 따라 변경될 수 있다. 제1 전력 공급은 1 볼트 미만일 수 있고, I/O 전력 영역에 사용되는 제2 전력 공급은 통상적으로 더 높고, 예컨대 1.5 볼트, 1.8 볼트 또는 2.5 볼트이다.
또한, 도 2에 도시된 바와 같이, 다양한 레일부를 제공하도록 사용되는 패드 액세스 접속부(70)가 통상적으로 동일한 금속층 내에 제공되고, 이 접속부는 I/O 셀이 집적회로 외측의 부품에 접속되게 한다. 도 2에 도시된 바와 같이, 전력 공급 라인 섹션을 형성하는 다양한 레일부는 I/O 셀의 셀 높이의 대부분을 차지하고, 사실상 이들의 다양한 레일부의 크기 요건은 통상적으로 임의의 특정한 실시에서 셀 높이가 얼마나 많이 감소될 수 있는지를 제한한다.
설명된 실시예에 따르면, 각 I/O 셀 내의 전력 공급 라인 섹션은 전력 공급 라인 섹션이 차지하는 영역에서의 감소를 가능하게 하고, 이에 따라 I/O 셀의 크기에서의 감소를 가능하게 하도록 재설계된다. 이것이 달성되는 방식은 도 3에 개략적으로 도시되어 있다. 구체적으로, 도 3에 도시된 바와 같이, I/O 링(10) 둘레에서 연장되는 전력 공급 라인 구조(140)는 (요구되는 임의의 패드 액세스 접속부와 함께) DVDD 및 DVSS 전력 레일만을 제공하고, 전력 공급 라인 구조 내에 제공되는 VDD 레일 또는 VSS 레일은 존재하지 않는다. 대신에, 개별적인 I/O 셀(150)은 I/O 셀이 기능 회로와 관련하여 제공되는 전력 분배 어레이(100)에 접속되게 할 수 있는 접속 핀(160, 170)을 포함한다. 그러한 전력 분배 어레이는 또한 전력 격자 또는 전력 메시로서 지칭된다. 도 3에 도시된 바와 같이, 전력 분배 어레이(100)는 직교 방향으로 연장되고 기능 회로(20)의 기능 부품 위에 놓이는 공급 라인들의 어레이로 이루어진다. 도 3의 구조에서, 교호적인 VDD 및 VSS 라인이 수평 방향 및 수직 방향 모두에서 제공되고, 수평 및 수직 VDD 라인은 상이한 금속층에 제공되고 비아(125)를 이용하여 접속되며, 유사하게 수평 및 수직 VSS 라인은 상이한 금속층에 제공되고 비아(130)를 이용하여 접속된다.
도 3에 도시된 좌하부 I/O 셀(150)을 고려하면, 접속 핀(160)은 접속 경로(165) 및 비아(167)를 통해 적어도 하나의 VDD 라인[이 예에서, 수평 VDD 라인(105) 중 하나]과 접속된다. 유사하게, 접속 핀(170)은 접속 경로(175) 및 비아(177)를 통해 VSS 라인[이 예에서, 수평 VSS 라인(110) 중 하나]와 접속된다. 도 3으로부터, 다른 I/O 셀 모두가 기능 회로의 전력 분배 어레이(100) 내의 VDD 및 VSS 라인에 유사하게 접속된다는 것을 알 것이다.
그러한 구조의 사용에 의해, 개별적인 I/O 셀의 셀 높이는 도 4에 도시된 바와 같이 상당히 감소될 수 있다. 도 2와 도 4의 비교로부터, 패드 액세스 접속부(70)가 존재하기 때문에, DVDD 레일부(60)와 DVSS 레일부(65)가 변경되지 않는 것으로 보인다. 그러나, VDD 또는 VSS 라인이 존재하지 않고, 대신에 2개의 접속 핀(204, 210)이 기능 회로의 전력 분배 어레이(100)에 대한 접속을 위해 제공된다. I/O 셀 높이에서의 이러한 감소는 I/O 링(10)에 필요한 크기에서의 상당한 감소를 발생시키고, 이에 따라 집적회로의 영역을 상당히 감소시킬 수 있다.
도 5는 I/O 셀 내의 I/O 부품가 필수 전력 공급에 어떻게 접속될 수 있는지를 도시한다. 구체적으로, 부품(220)의 대부분은 I/O 전력 영역에서 작동하는 부품이고, 이들 부품는 표준 방식으로 DVDD 전력 라인(235) 및 DVSS 전력 라인(240)에 접속되어 이들 부품에 대해 제2 전력 공급을 제공할 수 있다. 그러나, 작은 갯수의 부품(215)가 제1 전력 공급을 이용하는 코어 전력 영역에서 작동하게 된다. 관련된 VDD 핀(205) 및 VSS 핀(210)으로부터 접속 경로(225, 230)가 제공되어 제1 전력 공급을 이들 부품로 전파할 수 있다.
접속 핀이 개별적인 I/O 셀 내에 구성될 수 있는 많은 상이한 방식이 존재하고, 이들 접속 핀이 기능 회로의 전력 격자(100) 내의 하나 이상의 라인에 접속될 수 있는 많은 상이한 방식이 존재한다. 도 6a 내지 도 6d는 몇몇의 예를 도시한다. 도 6a에서, 접속 핀은 상대적으로 넓은 핀(205, 210)이고, 도 6b에서는 다수의 작은 핀(300, 305, 310, 315)이 제공된다. 도 6a의 예에서, 핀(205)에는 기능 회로의 전력 격자 내의 VDD 라인(250, 255)에 대한 관련 비아(272, 277) 및 별개의 접속 경로(270, 275)가 마련된다. 유사하게, VSS 접속 핀(210)이 관련 비아(282, 287)와 함께 별개의 접속 경로(280, 285)를 통해 기능 회로의 전력 격자 내의 VSS 라인(260, 265)에 접속된다. 각 접속 핀은 대신에 2개를 초과하는 라인에 접속될 수 있거나, 사실상 각 핀이 단일 라인에 접속될 수 있다는 것을 알 것이다.
도 6b에서, 작은 접속 핀 각각은 도 6a에 도시된 것과 동일한 접속 경로 및 비아를 이용하여 별개의 라인에 접속된다.
도 6a 및 도 6b에서, I/O 셀은 I/O 셀의 폭 치수를 따라 연장되는 전력 격자 내의 VDD 및 VSS 라인에 접속되지만, 도 6c 및 도 6d에서, I/O 셀은 I/O 셀의 길이/높이 치수에서 연장되는 전력 격자 내의 VDD 및 VSS 라인에 실제로 접속된다. 따라서, VDD 핀(205)은 관련 접속 경로(350, 355) 및 대응하는 비아 접속부(352, 357)를 통해 2개의 VDD 라인(320, 330)에 접속된다. 개재하는 VSS 라인(325)은 사용되지 않는다. VSS 접속 핀(210)은 관련 접속 경로(360, 365) 및 관련 비아(362, 367)을 통해 2개의 VSS 라인(335, 345)에 접속된다. VDD 라인(340)은 사용되지 않는다.
도 6d는 접속 핀 및 비아의 동일한 구조를 도시하는데, 다수의 좁은 접속 핀(300, 305, 310, 315)은 도 6b의 예를 참조하여 이미 논의된 것이다. 도 6a 내지 도 6d는 사용될 수 있는 단순히 4개의 예의 구조라는 것을 알 것이고, 또한 I/O 셀이 기능 회로의 전력 격자 내의 다양한 전력 라인에 접속되도록 배치될 수 있는 많은 상이한 방식이 존재한다는 것을 알 것이다.
도 6a 내지 도 6d의 모든 예에서, DVDD 및 DVSS 전력 레일(245)은 I/O 셀의 부품에 제2 전력 공급을 제공하기 위해 I/O 셀을 가로질러 연장된다.
일 실시예에서, I/O 셀의 접속 핀과 기능 회로의 전력 격자의 전력 라인 사이의 다양한 접속 경로는 전력 격자와 접속 핀을 제공하도록 사용되는 집적회로의 동일한 층 내에 형성될 수 있다. 구체적으로, 전력 격자의 다양한 라인을 제공하도록 사용되는 다수의 금속 층 및 개재하는 절연층이 존재하는 것이 통상적이고, 표준 전달 기법이 사용되어 I/O 셀의 접속 핀과 전력 격자 내의 필수 금속층 사이에 금속 접속부를 제공할 수 있다는 것을 알 것이다.
그러나, 변형예에서, 전력 라인층 위의 추가 층이 또한 아래에서 설명되는 바와 같이 그러한 접속부를 가능하게 하도록 사용될 수 있다.
도 7에 도시된 바와 같이, 집적회로는 예컨대 실리콘 기판일 수 있는 기판(400) 위에 형성되는 복수 개의 층들로 구성된다. 구체적으로, 기판(400) 위에 형성된 복수 개의 제1 층은 개별적인 기능 부품가 집적회로 내에 형성되는 부품 레벨층(405)을 형성한다. 게다가, 전력 격자층(415)이 또한 다양한 기능 부품을 위한 전력 분배 어레이(100)를 형성하도록 제공되고, 이어서 다수의 인터리빙층(410)이 전력 격자층(415)과 부품 레벨층(405) 사이에 제공되어 기능 부품들 사이에 상호 연결부를 제공한다. 이들 상호 연결부는 다양한 형태, 예컨대 직접적인 점-대-점 접속부, 부싱 구조 등을 취할 수 있다. 몇몇 실시예에서, 이들 인터리빙층은 또한 전력 바이어싱 기능을 수행하도록 사용될 수 있다.
I/O 링 내에 제공되는 I/O 셀은 집적회로의 거의 전체적인 수직 높이를 차지하여, 부품 레벨층(405), 인터리빙층(410), 및 통상적으로 전력 격자층(415)을 통해 연장된다. 전력 공급 라인 섹션 및 패드 액세스 접속부는 통상적으로 전력층(415)의 일부로서 제공되는 상부 금속층 내에 제공된다.
도 7에 도시된 바와 같이, 전력층(415) 위에 적어도 하나의 추가 층이 또한 존재할 수 있다. 예컨대, 재분배(RDL; redistribution)층(420)이 제공되어 집적회로 외측의 다른 부품에 대한 특정한 부품의 접속을 가능하게 할 수 있다. 예컨대, 다양한 I/O 셀 내의 전술한 패드 액세스 접속부(70)를 고려하면, 재분배층은 I/O 셀의 패드 액세스 단자와 집적회로 외측의 범프 접속부 사이에 접속 경로를 제공하도록 사용될 수 있다. 그러한 범프 접속부는 도 8을 참조하여 더 설명되는 바와 같이 플립칩 구현에서 제공된다.
도 8은 플립칩 구현을 개략적으로 도시한다. 그러한 실행에서, 인쇄 회로 기판(PCB; printed circuit board)(470)에는 다수의 접속 볼(480)이 제공되고, PCB(470) 상에 제공되는 각 집적회로는 복수 개의 범프(460)를 통해 PCB에 커플링된다. 그러한 한가지 집적회로가 도 8에서 집적회로(450)에 의해 도시되어 있다. 집적회로는 역전된("플립핑된(flipped)") 구조로 PCB 상에 실장되어, 기판이 PCB로부터 떨어져 있고 RDL층이 범프(460)에 대한 접촉층을 제공하여 집적회로(450)를 PCB(470)와 접속시킨다.
범프는 x 및 y 치수 양자에서 어레이로서 형성되어, 집적회로 내의 기능 부품의 특정한 블럭에 대한 외부 신호의 접속을 위해 상당량의 융통성을 제공한다. 구체적으로, 모든 그러한 신호는 I/O 링을 통해 집적회로 상으로 전달될 필요가 없다. 또한, I/O 셀은 광범위한 상이한 범프 접속부에 대해 그 패드 액세스 접속부(70)를 통해 접속되므로, 전달 융통성을 증가시킬 수 있다.
도 9a 및 도 9b는 I/O 셀과 기능 회로의 전력 격자(100) 내의 원하는 전력 라인 사이에 접속을 제공하기 위해 RDL층이 어떻게 사용될 수 있는지를 도시한다. 구체적으로, 도 9a는 VDD 전력 라인(515)에 대한 접속을 필요로 하는 I/O 셀(500)의 상부층에 제공되는 접속 핀(505)을 도시한다. 이는 RDL층 내에서 위에 놓인 접속 경로(510)에 대한 비아 접속부(도 9a에 도시된 "X"에 의해 나타냄)의 사용에 의해 달성된다. 해당 접속 경로(510)는 VDD 라인(515)의 상부 위에서 연장되고, 이때에 해당 RDL 접속 경로를 VDD 라인(515)에 이르기까지 접속시키도록 일련의 비아가 다시 사용된다. 알 수 있는 바와 같이, RDL 접속 경로(510)는 VSS 라인(520)이 쉽게 우회되게 할 수 있다. (패드 액세스 접속부와 함께) 다양한 DVDD 및 DVSS 라인이 도 9b에 점선 박스에 의해 개략적으로 도시되어 있다.
상기 실시예에서, 인터페이스 회로소자가 I/O 링으로서 형성되는 예가 사용되었지만, 설명된 기법은 인터페이스 회로소자가 I/O 링의 형태를 취하는 상황으로 제한되지 않는다. 도 10은 인터페이스 회로소자가 집적회로의 기능 회로(550) 내의 클러스터에 분배될 수 있는 변형예를 도시한다. 2개의 클러스트(560, 565)가 도시되어 있다. 각 클러스터는 유사하게 구성되고, 클러스터(560)의 예에 대해 도시된 바와 같이, 각 클러스터 내의 인터페이스 회로소자는 필수적인 DVDD 및 DVSS 전력 레일(575)을 형성하도록 인접 관계로 배치되는 일련의 I/O 셀(570)을 포함한다. 도 4의 변경된 설계가 사용되기 때문에, 추가의 VDD 및 VSS 전력 레일의 제공이 필요하지 않고, 대신에 기능 회로와 관련된 전력 격자에 접속되도록 I/O 셀을 형성하도록 별개의 접속 핀이 제공된다.
도 10에 도시된 구조에서, 전력 분배 격자가 기능 회로 위에 놓이고, I/O 회로 클러스터(560, 565)의 삽입을 가능하게 하도록 격자에 홀이 존재한다. 클러스터 내의 개별적인 I/O 셀은 이전 실시예를 참조하여 설명된 것과 동일한 많은 방식으로 전력 격자에 접속될 수 있다. 개별적인 I/O 셀의 축소된 높이로 인해, 이는 I/O 클러스터에 대해 면적 요건을 감소시키고, 이에 따라 집적회로의 전체 면적의 감소를 가능하게 한다.
전술한 실시예로부터, 그러한 실시예가 전력 공급 라인 구조와 관련된 전체 면적이 감소되게 할 수 있고, 이에 의해 집적회로의 인터페이스 회로소자를 구성하도록 사용되는 개별적인 I/O 셀의 크기를 감소시킬 수 있다는 것이 이해될 것이다. 이는 전류 운반 제약이 여전히 충족될 수 있으면서 달성된다. 특히, 인터페이스 부품에 제2 전력 공급을 제공하도록 전력 공급 라인 구조 내에 사용되는 라인은 ESD 보호 요건이 충족되게 하도록 공지된 종래 기술의 기법에 따른 것과 크기가 여전히 유사할 수 있다. 그러나, 제1 전력 공급을 제공하기 위해 전력 공급 라인 구조 내에 추가의 라인이 요구되지 않고, 대신에 제1 전력 공급은 기능 회로의 전력 공급 분배 네트워크로부터 직접 얻어진다. 전력 공급 분배 네트워크는 또한 제1 전력 공급을 이용하여 I/O 셀의 부품 내에 더 균질한 전력 분배를 제공하는 추가 이점을 갖는다.
특정한 실시예를 본 명세서에서 설명하였지만, 본 발명이 그러한 실시예로 제한되지 않고 본 발명의 범위 내에서 많은 변경 및 추가가 이루어질 수 있다는 것을 알 것이다. 예컨대, 아래의 종속 청구항들의 특징들의 다양한 조합이 본 발명의 범위로부터 벗어남이 없이 독립 청구항의 특징과 이루어질 수 있다.

Claims (16)

  1. 집적회로로서,
    집적회로에 의해 요구되는 처리 기능을 수행하도록 구성되는 기능 부품을 포함하고, 제1 전력 공급으로부터 작동하도록 구성되는 기능 회로;
    상기 기능 회로와 관련되고 상기 제1 전력 공급을 기능 부품에 제공하도록 구성되는 전력 공급 분배 네트워크;
    기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하도록 구성되는 인터페이스 회로소자로서, 제1 전력 공급과 상이한 제2 전력 공급으로부터 작동하도록 구성되는 인터페이스 부품을 갖는 복수 개의 인터페이스 셀을 포함하는 것인 인터페이스 회로소자;
    상기 복수 개의 인터페이스 셀에 의해 공유되고, 상기 제2 전력 공급을 인터페이스 부품에 제공하도록 구성되는 전력 공급 라인 구조; 및
    상기 제1 전력 공급으로부터 작동하도록 구성되는 추가의 인터페이스 부품을 더 포함하는 상기 인터페이스 셀의 적어도 하나의 서브셋을 포함하고, 상기 적어도 하나의 서브셋의 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대해 독립적인 접속부를 갖는 것인 집적회로.
  2. 제1항에 있어서,
    각 인터페이스 셀은 그 폭을 가로질러 연장되는 전력 공급 라인 섹션을 포함하고,
    각 인터페이스 셀의 상기 전력 공급 라인 섹션은 제1 레일부와 제2 레일부를 포함하고,
    전력 공급 라인 구조는 하나의 인터페이스 셀의 전력 공급 라인 섹션이 인접한 인터페이스 셀의 전력 공급 라인 섹션과 접촉하도록 인터페이스 셀들을 인접 배열로 위치 설정함으로써 다수의 전력 공급 라인 섹션으로부터 형성되는 것인 집적회로.
  3. 제1항에 있어서,
    상기 적어도 하나의 서브셋의 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대한 독립적인 접속부가 이루어지는 접속 영역을 포함하는 것인 집적회로.
  4. 제3항에 있어서,
    상기 접속 영역은 하나 이상의 접속 핀을 포함하는 것인 집적회로.
  5. 제1항에 있어서,
    상기 인터페이스 회로소자는 기능 회로의 주변 둘레에 제공되는 인터페이스 링의 형태로 배치되고,
    상기 전력 공급 라인 구조는 인터페이스 링 둘레에서 연장되는 적어도 하나의 전력 공급 라인을 제공하는 것인 집적회로.
  6. 제5항에 있어서,
    상기 적어도 하나의 서브셋의 각 인터페이스 셀은 제1 전력 공급을 수신하도록 전력 공급 분배 네트워크에 대한 독립적인 접속부가 이루어지는 접속 영역을 포함하고, 상기 적어도 하나의 서브셋의 각 인터페이스 셀은 접속 영역이 전력 공급 라인 구조보다 기능 회로의 주변에 더 가깝도록 인터페이스 링의 형태로 배치되는 것인 집적회로.
  7. 제1항에 있어서,
    상기 집적 회로는 복수의 층을 포함하고,
    상기 복수의 층은, 상기 기능 회로를 포함하는 하나 이상의 부품 레벨층과 상기 전력 공급 분배 네트워크를 포함하는 하나 이상의 전력 격자층을 갖는 것인 집적회로.
  8. 제7항에 있어서,
    상기 하나 이상의 전력 격자층 중 적어도 하나는 상기 전력 공급 라인 구조를 포함하는 것인 집적회로.
  9. 제7항에 있어서,
    상기 독립적인 접속부는 상기 하나 이상의 전력 격자층 중 적어도 하나의 층 내에서 연장되는 접속 경로를 포함하는 것인 집적회로.
  10. 제7항에 있어서,
    상기 독립적인 접속부는 상기 하나 이상의 전력 격자층 위에 놓이는 추가 층 내에서 연장되는 접속 경로를 포함하는 것인 집적회로.
  11. 제1항에 있어서,
    상기 전력 공급 라인 구조는 상기 제2 전력 공급을 위한 작동 전압 레벨을 제공하도록 구성되는 것인 집적회로.
  12. 제1항에 있어서,
    상기 전력 공급 라인 구조는 상기 제2 전력 공급을 위한 접지 전압 레벨을 제공하도록 구성되는 것인 집적회로.
  13. 제1항에 있어서,
    상기 전력 공급 분배 네트워크는 직교 방향으로 연장하는 공급 라인 어레이를 포함하는 전력 격자를 포함하는 것인 집적회로.
  14. 집적회로의 인터페이스 회로소자 내에 사용하기 위한 인터페이스 셀로서, 상기 인터페이스 회로소자는 제1 전력 공급으로부터 작동하는 집적회로의 기능 회로와 집적회로 외측의 부품 사이에 인터페이스를 제공하고, 상기 인터페이스 회로소자는,
    다른 인터페이스 셀의 전력 공급 라인 섹션에 커플링되어 상기 다른 인터페이스 셀과 공유되는 전력 공급 라인 구조를 제공하여, 인터페이스 회로소자 내의 적어도 하나의 인터페이스 부품에 상기 제1 전력 공급과 상이한 제2 전력 공급을 제공하도록 구성되는 전력 공급 라인 섹션;
    상기 제1 전력 공급으로부터 작동하도록 구성되는 적어도 하나의 추가 인터페이스 부품; 및
    상기 적어도 하나의 추가 인터페이스 부품에 상기 제1 전력 공급을 제공하기 위해, 상기 기능 회로와 관련된 전력 공급 분배 네트워크에 대한 독립적인 접속부를 이루도록 구성되는 접속 영역을 포함하는 인터페이스 셀.
  15. 제14항에 있어서,
    상기 제2 전력 공급으로부터 작동하도록 구성되는 적어도 하나의 인터페이스 부품을 더 포함하는 인터페이스 셀.
  16. 셀 라이브러리를 포함하는 컴퓨터 기억매체로서, 상기 셀 라이브러리는 제14항에 따른 인터페이스 셀을 포함하는 것인 비일시적인 컴퓨터 판독 가능한 기억매체.
KR1020150070732A 2014-06-03 2015-05-21 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 KR102276030B1 (ko)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2526823B (en) 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
US10366199B2 (en) 2017-04-11 2019-07-30 Qualcomm Incorporated Cell-based power grid (PG) architecture
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
CN113614914B (zh) * 2019-03-28 2024-04-09 华为技术有限公司 一种半导体器件、芯片封装结构以及电子设备
KR20220151886A (ko) 2021-05-07 2022-11-15 이건희 벤딩 목발
TWI767841B (zh) * 2021-09-17 2022-06-11 智原科技股份有限公司 運用於積體電路的電源網結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170669B1 (ko) * 1995-05-31 1999-02-01 김광호 반도체장치의 듀얼 전원전압 입출력셀
JP3369382B2 (ja) * 1995-12-11 2003-01-20 東芝マイクロエレクトロニクス株式会社 半導体装置
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US7773733B2 (en) * 2005-06-23 2010-08-10 Agere Systems Inc. Single-transformer digital isolation barrier
JP2007059449A (ja) 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
JP4787592B2 (ja) 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
US7872283B2 (en) * 2006-11-09 2011-01-18 Panasonic Corporation Semiconductor integrated circuit and multi-chip module
JP5190913B2 (ja) 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7466581B2 (en) 2007-03-02 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM design with separated VSS
JP4337904B2 (ja) * 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
US7816610B2 (en) 2007-04-19 2010-10-19 Mediatek Inc. Layout circuit
US7855153B2 (en) * 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7750460B2 (en) * 2008-02-21 2010-07-06 Lsi Corporation Ball grid array package layout supporting many voltage splits and flexible split locations
JP5262401B2 (ja) * 2008-08-01 2013-08-14 富士通セミコンダクター株式会社 半導体装置の設計方法、プログラム及び半導体装置
EP2244292A1 (en) 2009-04-20 2010-10-27 Nxp B.V. Integrated circuit with ESD protection unit
US8873209B2 (en) * 2011-12-19 2014-10-28 Arm Limited Integrated circuit and method of providing electrostatic discharge protection within such an integrated circuit
GB2526823B (en) * 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法

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