CN105279124A - 具有接口电路系统的集成电路及接口电路系统的接口单元 - Google Patents

具有接口电路系统的集成电路及接口电路系统的接口单元 Download PDF

Info

Publication number
CN105279124A
CN105279124A CN201510299701.4A CN201510299701A CN105279124A CN 105279124 A CN105279124 A CN 105279124A CN 201510299701 A CN201510299701 A CN 201510299701A CN 105279124 A CN105279124 A CN 105279124A
Authority
CN
China
Prior art keywords
interface
power
integrated circuit
power supply
circuitry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510299701.4A
Other languages
English (en)
Other versions
CN105279124B (zh
Inventor
琼-克劳德·杜比
米卡埃尔·雷恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
Advanced Risc Machines Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Risc Machines Ltd filed Critical Advanced Risc Machines Ltd
Publication of CN105279124A publication Critical patent/CN105279124A/zh
Application granted granted Critical
Publication of CN105279124B publication Critical patent/CN105279124B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00Circuit arrangements for dc mains or dc distribution networks
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5286Arrangements of power or ground buses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

本申请涉及具有接口电路系统的集成电路及接口电路系统的接口单元。接口电路系统在集成电路的功能电路系统与集成电路外部的组件之间提供接口。功能电路系统从第一电源供电以进行操作且具有与其相关联的电源分配网络,电源分配网络向功能电路系统的功能组件提供第一电源。接口电路系统包括具有从不同于第一电源的第二电源供电以进行操作的接口组件的多个接口单元。电源线路结构被多个接口单元共享并向接口组件提供第二电源。接口单元的至少一子集包括从第一电源供电以进行操作的附加接口组件。每一接口单元被布置成具有到电源分配网络的独立连接以接收第一电源。这避免了在电源线路结构内并入任何线路以用于向附加接口组件提供第一电源的需求。

Description

具有接口电路系统的集成电路及接口电路系统的接口单元
技术领域
本发明涉及具有接口电路系统的集成电路,并涉及用于此接口电路系统的接口单元。
背景技术
通常,集成电路将包括执行集成电路的处理功能所需的功能电路系统,及用于在功能电路系统与集成电路外部的组件之间提供接口的接口电路系统(往往被称作输入/输出(input/output,I/O)电路系统)。接口电路系统往往采取I/O环路的形式,该I/O环路环绕功能电路系统且并入全部所需I/O单元以利于满足集成电路的输入/输出需求。
通常,各种I/O单元并排地置于I/O环路周围,且并入电源线路结构,该电源线路结构围绕I/O环路延伸以向I/O单元提供所需电源。
尽管集成电路的功能电路系统通常将从第一电源供电以进行操作,但接口电路系统内的许多组件将从不同于第一电源的第二电源供电以进行操作。然而,此外,接口电路系统内通常存在若干需要从第一电源供电以进行操作的接口组件。因此,通常情况是I/O环路内提供的电源线路结构需要同时提供第一电源及第二电源。此外,电源线路结构的尺寸需被设计成足以支持接口电路系统的载流约束条件。具体而言,I/O单元通常将包括用于在静电放电(electrostaticdischarge,ESD)事件期间提供ESD保护的ESD组件,且因此,电源线路结构内的各种线路的尺寸需被设计成足以管理在这样的ESD事件期间出现的相对较大的电流。
集成电路的上金属层(亦被称作厚金属层)内常提供有电源线路结构的各种供电线路,在这样的金属层中,这样的供电线路的尺寸可被设计成恰当地管理在这样的ESD事件期间的电流消耗。然而,这使得电源线路结构所占据的面积变得相对较大,且具体而言,当设法减小I/O单元尺寸时,电源线路结构的尺寸需求变为限制性约束条件。
随着集成电路尺寸不断减小,减小用于形成集成电路的接口电路系统的I/O单元的尺寸的压力日益增大。此压力不仅在如上文所论述的接口电路系统被布置成I/O环路的情况下存在,而且在接口电路系统的其他配置中存在,比如,在面阵片上系统(System-on-Chip,SoC),在该面阵片上系统中,若干I/O单元的集群分布在集成电路内,而非形成为围绕芯片外围的环路。在所有这些各种布置中,上述提及的载流约束条件(通常归因于ESD保护需求)已限制了可对I/O单元内提供的电源线路结构的尺寸进行的缩减,由此限制了由I/O电路系统占据的面积的可缩小程度,且因此限制了可对集成电路尺寸进行的缩减。
因此,希望提供改良的布置以用于向集成电路的接口电路系统提供必需的电源,同时使得能够继续满足载流需求。
发明内容
从第一方面可见,本发明提供一种集成电路,该集成电路包括:功能电路系统,该功能电路系统包括被配置为执行集成电路所需的处理功能的功能组件,该功能电路系统被配置为从第一电源供电以进行操作;电源分配网络,该电源分配网络与功能电路系统相关联且被配置为向功能组件提供第一电源;接口电路系统,该接口电路系统被配置为在功能电路系统与集成电路外部的组件之间提供接口,该接口电路系统包括多个接口单元,这些接口单元具有被配置为从不同于第一电源的第二电源供电以进行操作的接口组件;电源线路结构,该电源线路结构由多个接口单元共享且被配置为向接口组件提供第二电源;及该接口单元的至少一子集,该至少一子集进一步包括被配置为从第一电源供电以进行操作的附加接口组件,该至少一子集中的每一接口单元具有到电源分配网络的独立连接以便接收第一电源。
依据本发明,接口电路系统的接口单元具有从第二电源供电以进行操作的接口组件,该第二电源不同于功能电路系统的功能组件所使用的第一电源。此外,接口单元的至少一子集包括从第一电源供电以进行操作的附加接口组件。电源线路结构被提供给多个接口单元且由那些单元共享,以便向接口组件提供第二电源。然而,电源线路结构不用于同时提供附加接口组件所需的第一电源。替代地,包括这样的附加接口组件的每一接口单元具有独立连接,使得该接口单元能够被连接至与功能电路系统相关联的电源分配网络。因此,无需在电源线路结构内提供任何线路以用于提供第一电源,由此在与典型现有技术布置相比时使得电源线路结构的面积能够得以减小。
另外,仍然能够满足载流约束条件。具体而言,大多数实际应用中的主要载流约束条件是由ESD保护需求所施加的,且在这样的ESD事件期间存在的电流通常经由与第二电源相关联的供电线路消耗(drawn)。因为本发明的电源线路结构仍提供第二电源,因此该结构的尺寸易于被适当地设计以管理这样的ESD电流。此外,尽管还将存在一些与第一电源的提供相关联的电流约束条件,但那些约束条件可易于由与功能电路系统相关联的电源分配网络进行管理。因此,通过使用本发明的方法,与电源线路结构相关联的面积可显著地减小,但仍然使得载流约束条件能够得以满足。因此,接口单元尺寸可被减小,从而使得集成电路的总体尺寸的能够被减小。
可以各种方式来提供电源线路结构。然而,在一个实施例中,每一接口单元包括跨其宽度延伸的电源线路区段,且通过将接口单元放置在邻接布置中以使得一个接口单元中的电源线路区段接触相邻接口单元中的电源线路区段,来由多个电源线路区段形成电源线路结构。
此外,有多种方式使得接口单元可被布置成具有到功能电路系统的电源分配网络的独立连接。然而,在一个实施例中,该至少一子集中的每一接口单元包括一连接区域,从该连接区域至电源分配网络的独立连接被实现,以便接收第一电源。该连接区域可采用多种形式,但在一个实施例中包括一个或多个连接引脚。具体而言,在一个实施例中,将有一个或多个与第一电源的运行电压电平相关联的连接引脚,和一个或多个与第一电源的接地电压电平相关联的连接引脚。
接口电路系统可以多种方式布置,但在一个实施例中则布置成围绕功能电路系统外围提供的接口环路,且电源线路结构提供至少一个围绕该接口环路延伸的电源线路。
有多种方式使得单个接口单元可被布置在接口环路之内。然而,在一个实施例中,具有至少一个从第一电源供电以进行操作的接口组件的每一接口单元被布置在接口环路之内,以使得该接口单元的连接区域被放置成更靠近功能电路系统的外围而非电源线路结构。这促进更容易地连接至功能电路系统的电源分配网络。
在一个实施例中,电源分配网络被提供于一个或多个层中,且被配置为覆盖在功能电路系统上方。
此外,在一个实施例中,电源线路结构占据用于提供电源分配网络的至少一层。因此,在这样的实施例中,使连接区域更靠近功能电路系统的外围而非电源线路结构是有益的,因为此使得能够在电源分配网络与该连接区域之间进行连接,而无需在电源线路结构周围进行任何重新布线。
有多种方式使得接口单元可被布置成具有连至电源分配网络的独立连接,以便接收第一电源。在一个实施例中,独立连接包括在用于电源分配网络的层中的至少一层内延伸的连接路径。
然而,在可替代的实施例中,独立连接包括在覆盖提供电源分配网络的一个或多个层的附加层内延伸的连接路径。该附加层可采用多种形式,但在一个实施例中,该附加层是由重新分配层(redistributionlayer,RDL)提供的。具体而言,每一接口单元可被布置成具有垫接入末端,且该重新分配层可用于在垫接入末端与集成电路外部的凸块连接之间提供连接路径。当集成电路提供该种重新分配层时,该重新分配层还能够用于在相关I/O单元与功能电路系统的电源分配网络之间提供另外的连接路径,以便允许第一电源被提供给那些I/O单元。
可以各种方式配置电源线路结构。然而,通常将有一个或多个供电线路被配置为为第二电源提供运行电压电平,和/或一个或多个供电线路被配置为为第二电源提供接地电压电平。电源分配网络亦可以多种方式配置,但在一个实施例中,电源分配网络包括电力网(亦常被称作电力网格),该电力网包括在正交方向延伸的供电线路阵列。这样的电力网被设计为具有均匀电流分配,且因此具有附加的有益副效应(sideeffect),该副效应的产生归因于还使用该种电力网以同样向接口电路系统内的接口单元提供电源,该副效应是那些接口单元内的电源分配将优于已知的现有技术机制,在这样的现有技术机制中,第一电源在接口单元的电源线路结构内传播。具体而言,在这样的现有技术的方法中,专用电源I/O单元通常有规律地分布遍及接口电路系统的I/O单元,以在电源线路结构上传播第一电源,且此举导致电源分配的一些变化。
从第二方面可见,本发明提供一种在集成电路的接口电路系统内使用的接口单元,该接口电路系统在集成电路的从第一电源供电以进行操作的功能电路系统与集成电路外部的组件之间提供接口,该接口电路系统包括:电源线路区段,该电源线路区段被配置为耦接至其他接口单元的电源线路区段,以提供与所述其他接口单元共享的电源线路结构,以便向接口电路系统内的至少一个接口组件提供不同于第一电源的第二电源;至少一个附加接口组件,该附加接口组件被配置为从第一电源供电以进行操作;以及连接区域,该连接区域被配置为实现到与功能电路系统相关联的电源分配网络的独立连接,以便向至少一个附加接口组件提供第一电源。
接口单元亦可包括至少一个接口组件,该接口组件被配置为依据第二电源操作,且被配置为用于连接至电源线路结构。
从第三方面可见,本发明提供一种计算机存储介质,该计算机存储介质包括单元库,该单元库包括根据本发明的第二方面的接口单元。该计算机存储介质可采用各种形式,包括非暂态形式及暂态形式,但在一个实施例中为非暂态计算机存储介质。
附图说明
将参考如附图中所图示的本发明的实施例、仅以示例的方式对本发明进行进一步的描述,其中:
图1示意地图示集成电路,在该集成电路中可使用实施例的技术;
图2图示根据现有技术布置的与I/O单元相关联的电源线路区段;
图3图示一个实施例的I/O单元如何使用尺寸减小的电源线路区段及连接来使得能够自与集成电路的功能电路系统相关联的电力网提供另一电源;
图4图示根据一个实施例的与I/O单元相关联的电源线路区段;
图5图示图4中示出的连接引脚可如何被用于向一个实施例中的I/O单元内的某些I/O组件提供核心电源;
图6A至图6D根据实施例示意地图示用于将I/O单元连接至功能电路系统的电力网的不同布置;
图7依据一个实施例示意地图示在集成电路内提供的各种层;
图8示意地图示倒装芯片实现方式,该实现方式中可利用某些实施例的技术;
图9A及图9B示意地图示RDL层可如何在一个实施例中被用于在I/O单元与功能电路系统的电力网之间提供连接;以及
图10示意地图示可替代的集成电路,在该集成电路中可使用实施例的技术。
具体实施方式
图1示意地图示集成电路,在该集成电路中可使用实施例的技术。如图1中所示,集成电路包括功能电路系统20,该功能电路系统20包括多个功能组件25,这些功能组件25被配置为执行所需的集成电路处理功能。有多种方式使得单个功能组件能够在功能电路系统20内被提供。例如,依据一个已知技术,提供了自动化工具,该自动化工具使用计划集成电路的功能设计(例如采用设计的寄存器传送语言高阶表示和门级网表(gatelevelnetlist)的形式)及提供一组标准单元(标准单元定义功能组件,且是用于相应地将集成电路布局整合至功能设计中的“构建块”)的单元库,以便产生集成电路布局。在一个实施例中,功能电路系统20的至少一些功能组件25由这样的标准单元形成。
在图1的实施例中,功能电路系统20由形成接口电路系统的I/O环路10围绕,以在功能电路系统与集成电路的外部组件之间提供接口。通常,I/O环路是由多个I/O单元15组成,以提供特定I/O连接。正如在构建功能电路系统的功能组件时用于提供标准单元的单元库,单元库亦可用于提供可用于构建I/O环路的各种I/O单元15。
如图1中所示,I/O单元通常并排地置于邻接布置中,且每一I/O单元将具有单元宽度及单元长度(单元长度往往被称作单元高度)。每一I/O单元将通常包括跨其宽度延伸的电源线路区段,然后,通过将接口单元放置在邻接布置中以使得一个接口单元中的电源线路区段接触相邻接口单元中的电源线路区段,从而由多个电源线路区段在I/O环路周围形成电源线路结构。所得到的电源线路结构将通常由围绕I/O环路延伸的多个电力线30(在本文中亦被称作电力轨)组成,且被用于向I/O单元的接口组件提供所需的电源。
通常,功能电路系统20将在使用第一电源的核心电力域中操作。相反,接口电路系统10则将主要在使用不同于第一电源的第二电源的I/O电力域中操作。尽管每一I/O单元的大多数组件将通常从此第二电源供电进行操作,但许多I/O单元亦通常还包括从核心电力域的第一电源供电进行操作的少数接口组件。因此,I/O环路内的电源线路结构的各种电力线30通常必须能够同时提供第一电源及第二电源。
图2示意地图示已知现有技术的电源线路区段,该电源线路区段在单个I/O单元40内被提供,且被布置成与相邻I/O单元中的对应电源线路区段一起被放置在邻接布置中,从而产生电源线路结构。在示出的示例中,I/O电压域的第二电源由运行电压部分60(在本文中亦被称作DVDD轨部分)及接地电压部分65(在本文中亦被称作DVSS轨部分)提供。如前文所提及的,I/O单元内的大多数接口组件将从该两个电压轨部分获取电源。
此外,两个另外的部分被提供以提供第一电源的运行电压及接地电压供应,如图2中VDD轨部分55及VSS轨部分50所示。
在图2中所示的实施例中,电源线路区段的各个部分50、55、60、65中的每一者实际上是由跨I/O单元的宽度延伸的多个金属线路实现的。与DVDD轨部分60及DVSS轨部分65相关联的独用金属线路的数目将通常大于被提供用于VDD轨部分55及VSS轨部分50的线路数目。这是因为I/O电力域中的载流需求通常显著较高的事实。这是因为I/O单元中的接口组件主要使用I/O电力域的第二电源,还因为在ESD事件期间观察到的相对较高的电流主要通过那些轨部分60、65形成通路的事实。VDD及VSS轨部分通常必须能够处理较低的电流,由此无需同样多的独用线路。
第一及第二电源的实际电压电平可依据实施例而不同。尽管第一电源可为1伏特或更低,但用于I/O电力域中的第二电源通常较高,例如,1.5伏特、1.8伏特或2.5伏特。
亦如图2中所图示,垫接入连接70通常在用于提供各个轨部分的相同金属层内被提供,这允许I/O单元连接至集成电路的外部组件。如图2所图示,形成电源线路区段的各种轨部分占据I/O单元的单元高度中的大部分,且实际上这样的各个轨部分的尺寸需求通常对单元高度在任何特定实现方式中可被缩减的程度有所限制。
依据所描述实施例,每一I/O单元内的电源线路区段被重新设计以便促成由该电源线路区段占据的面积的减小,并因此促成I/O单元尺寸的减小。图3中示意地图示了获得此结果的方式。具体而言,如图3中所示,围绕I/O环路10延伸的电源线路结构140仅提供DVDD及DVSS电力轨(及所需的任何垫接入连接),但无VDD轨或VSS轨在电源线路结构内被提供。相反,单个I/O单元150包括连接引脚160、170以使得I/O单元能够被连接至被与功能电路系统相关联地提供的配电阵列100。这样的配电阵列亦将被称作电力网或电力网格。如图3中所示,配电阵列100由供电线路的阵列组成,这些供电线路在正交方向延伸并覆盖功能电路系统20的功能组件。在图3的布置中,在水平及垂直方向提供轮流交替的VDD及VSS线路,水平及垂直VDD线路在不同的金属层中提供且通过使用通孔125而连接,且类似地,水平及垂直VSS线路在不同的金属层中被提供并使用通孔130来连接。
考虑图3中示出的I/O单元的左下部分,连接引脚160经由连接路径165及通孔167与至少一个VDD线路(在此示例中为水平VDD线路105中的一者)来连接。类似地,连接引脚170经由连接路径175及通孔177与VSS线路中的至少一者(在此示例中为水平VSS线路110中的一者)来连接。从图3中将理解到,其他全部I/O单元以类似方式连接至功能电路系统的配电阵列100内的VDD及VSS线路。
通过使用这样的布置,单个I/O单元的单元高度可显著降低,如图4中所图示。从图4与图2的比较中将可见,DVDD轨部分60及DVSS轨部分65未变更,垫接入连接70亦未变更。然而,并未提供VDD或VSS线路,而是,提供两个连接引脚205、210以用于连接至功能电路系统的配电阵列100。I/O单元高度的这种降低可能使得I/O环路10的所需尺寸显著减小,由此促成集成电路面积的显著减小。
图5图示I/O单元内的I/O组件能够如何被连接至所需电源。具体而言,大多数组件220是在I/O电力域中运作的组件,且它们能够以标准方式连接至DVDD电力线235及DVSS电力线240,以便向那些组件提供第二电源。然而,少数组件215将在使用第一电源的核心电力域中运作。可从相关联的VDD及VSS引脚205、210提供连接路径225、230,以便将第一电源传播至那些组件。
有众多不同方式使得连接引脚可在单个I/O单元内被配置,且有众多不同方式使得那些连接引脚可连接至功能电路系统的电力网100内的一个或多个线路。图6A至图6D图示了几个示例。在图6A中,连接引脚是相对较宽的引脚205、210,而在图6B中则提供有多个较小引脚300、305、310、315。在图6A的示例中,引脚205被配置有到功能电路系统的电力网内的VDD线路250及255的分开连接路径270、275及关联通孔272、277。类似地,VSS连接引脚210经由分开连接路径280、285及关联通孔282、287连接至功能电路系统的电力网内的VSS线路260、265。将理解的是,每一连接引脚可改为连接至两个以上的线路,或实际上每一引脚可连接至单一线路。
在图6B中,每一较小连接引脚通过使用相同连接路径及通孔连接至分开的线路,如图6A中所图示。
尽管在图6A及图6B中,I/O单元连接至电力网内沿I/O单元宽度维度延伸的VDD及VSS线路,但在图6C及图6D中,I/O单元实际上连接至电力网内在I/O单元长度/高度维度上延伸的VDD及VSS线路。因此,VDD引脚205经由相关联的连接路径350、355及对应通孔连接352、357而连接至两个VDD线路320、330。介入VSS线路325未被使用。类似地,VSS连接引脚210经由关联连接路径360、365及关联通孔362、367连接至两个VSS线路335、345。VDD线路340未被使用。
图6D图示了先前参照图6B所讨论的连接路径及通孔的相同布置,但该具有多个较窄的连接引脚300、305、310、315。将理解的是,图6A至图6D仅为能够使用的四个示例布置,且将理解的是,将有众多不同方式使得I/O单元可被布置成连接至功能电路系统的电力网内的各种电力线。
在图6A至图6D的所有示例中,DVDD及DVSS电力轨245延伸穿过I/O单元以向I/O单元的组件提供第二电源。
在一个实施例中,I/O单元中的连接引脚与功能电路系统的电力网中的电力线之间的各种连接路径能够在集成电路中用于提供电力网及连接引脚的同一层内形成。具体而言,将理解的是,通常将有多个金属层及介入绝缘层,这样的层用于提供电力网中的各种线路,且标准布线技术能够被用于在I/O单元的连接引脚与电力网内的所需金属层之间提供金属连接。
然而,在替代性实施例中,电力线层上方的附加层亦可用于促进这样的连接,如下文中将论述的。
如图7中所图示,集成电路是由建立在基板400上的多个层形成的,该基板例如可以是硅基板。具体而言,建立在基板400上的第一多个层形成组件电平层405,在该层中,单个功能组件在集成电路内被形成。此外,电力网层415亦被提供以用于为各种功能组件建立配电阵列100,且随后在电力网层415与组件电平层405之间提供多个介入层410,以在功能组件之间提供互连。这些互连能够采用多种形式,例如直接点对点连接、高压线与母线间的连接(bussing)结构等等。在一些实施例中,这些的介入层亦可用于执行功率偏置功能。
I/O环路内提供的I/O单元将占据集成电路的几乎整个垂直高度,延伸通过组件电平层405、介入层410,及通常情况下的电力网层415。电源线路区段及垫接入连接将通常在上金属层中被提供,上金属层作为电力层415的一部分被提供。
如图7中所示,电力层415上方亦可有至少一个附加层。例如,可提供重新分配(redistribution,RDL)层420以允许某些组件连接至集成电路外部的其他组件。例如,考虑前文中提及的各种I/O单元内的垫接入连接70,重新分配层可用于在I/O单元的垫接入末端与集成电路外部的凸块(bump)连接之间提供连接路径。这样的凸块连接在倒装芯片实现方式中被提供,如下文进一步参考图8讨论的。
图8示意地图示倒装芯片实现方式。在该种实现方式中,印刷电路板(printedcircuitboard,PCB)470被配置有多个连接球480,且PCB470上提供的每一集成电路经由多个凸块460耦接至PCB。一个这样的集成电路在图8中由集成电路450示出。集成电路以倒置(“倒装”)布置安装至PCB上,以使得基板远离PCB,且RDL层为凸块460提供接触层,从而将集成电路450与PCB470相连接。
凸块形成为x和y维度上的阵列,从而为外部信号到集成电路内特定的功能组件块的连接提供大量灵活性。具体而言,并非所有这样的信号都需要经由I/O环路路由至集成电路上。此外,I/O单元可经由其垫接入连接70连接至多种不同的块形连接,因此增大了路由灵活性。
图9A及图9B图示RDL层可如何被用于在功能电路系统的电力网100内所需电力线与I/O单元之间提供连接。具体而言,图9A示出了在I/O单元500的上层中提供的连接引脚505,该连接引脚505需要连接至VDD电力线515。这可通过使用与RDL层内的重叠连接路径510的通孔连接(由图9A中所示的“X”指示)来实现。连接路径510在VDD线路515顶部上方延伸,然后,又一系列通孔被用于将该RDL连接路径向下连接至VDD线路515。通孔连接在图9B中由组件525、530示出。如可见的,RDL连接路径510使得VSS线路520能够易于被绕过。各种DVDD及DVSS线路(及垫接入连接)在图9B中由虚线框540示意性地示出。
尽管在上述实施例中,已使用接口电路系统形成为I/O环路的示例,但所描述的技术并非限定于接口电路系统采取I/O环路形式的情况。图10图示替代性实施例,该实施例中,接口电路系统可分布在集成电路的功能电路系统550内的集群中。示出了两个集群560及565。每一集群将以类似地方式被构建,如针对集群560的示例所示出的,每一集群内的接口电路系统将包括一系列I/O单元570,这些I/O单元以邻接关系被布置,以建立所需的DVDD及DVSS电力轨575。由于使用图4的修正设计,因此无需提供额外的VDD及VSS电力轨,而替代地提供分开的连接引脚,以使得I/O单元能够被连接至与功能电路系统相关联的电力网。
在图10中示出的布置中,配电网将覆盖功能电路系统,网中存在孔洞以允许I/O电路集群560、565的插入。集群内的单个I/O单元可以与参考前文实施例所讨论的大体相同的方式连接至电力网。由于单个I/O单元的高度降低,这将使得I/O集群的面积需求被减小,且相应地使得集成电路的整体面积能够被减小。
根据上面描述的实施例,将理解的是,这样的实施例使得与电源线路结构相关联的整体面积能够被减小,由此使得用于构建集成电路的接口电路系统的单个I/O单元的尺寸能够被减小。这在使得载流约束条件仍能够被满足的情况下得以实现。具体而言,电源线路结构内用于向接口组件提供第二电源的线路的尺寸仍可与依据已知现有技术的尺寸相似,以便允许满足ESD保护需求。然而,电源线路结构内无需用于提供第一电源的额外线路,而替代地直接从功能电路系统的电源分配网络获得第一电源。电源分配网络还具有通过使用第一电源在I/O单元组件内提供更均质的电流分布的额外益处。
尽管本文已描述了具体实施例,但将了解,本发明并非限定于那些实施例,且可在本发明的范围内进行许多修改及添加。例如,在不背离本发明的范围的情况下,能够通过独立权利要求的特征组成以下附属权利要求的特征的各种组合。

Claims (16)

1.一种集成电路,包括:
功能电路系统,所述功能电路系统包括功能组件,所述功能组件被配置为执行所述集成电路所需的处理功能,所述功能电路系统被配置为从第一电源供电以进行操作;
电源分配网络,所述电源分配网络与所述功能电路系统相关联,且被配置为向所述功能组件提供所述第一电源;
接口电路系统,所述接口电路系统被配置为在所述功能电路系统与所述集成电路外部的组件之间提供接口,所述接口电路系统包括多个接口单元,所述接口单元具有接口组件,所述接口组件被配置为从不同于所述第一电源的第二电源供电以进行操作;
电源线路结构,由所述多个接口单元共享,且被配置为向所述接口组件提供所述第二电源;并且
所述接口单元的至少一子集还包括附加接口组件,所述附加接口组件被配置为从所述第一电源供电以进行操作,所述至少一子集中的每一接口单元具有到所述电源分配网络的独立连接,以便接收所述第一电源。
2.如权利要求1所述的集成电路,其中:
每一接口单元包括延伸跨过该接口单元的宽度的电源线路区段,并且所述电源线路结构是由多个电源线路区段通过以下方式形成的:将所述接口单元放置在邻接布置中,以使得在一个接口单元中的电源线路区段接触在相邻接口单元中的电源线路区段。
3.如权利要求1所述的集成电路,其中,所述至少一子集中的每一接口单元包括一连接区域,从所述连接区域到所述电源分配网络的所述独立连接被实现,以便接收所述第一电源。
4.如权利要求3所述的集成电路,其中,所述连接区域包括一个或多个连接引脚。
5.如权利要求1所述的集成电路,其中:
所述接口电路系统被布置成接口环路,所述接口环路围绕所述功能电路系统的外围被提供;以及
所述电源线路结构提供至少一个电源线路,所述至少一个电源线路围绕所述接口环路延伸。
6.如权利要求5所述的集成电路,其中,所述至少一子集中的每一接口单元包括一连接区域,从所述区域到所述电源分配网络的所述独立连接被实现,以便接收所述第一电源,其中,所述至少一子集中的每一接口单元被布置在所述接口环路内,以使得所述连接区域更靠近所述功能电路系统的所述外围而非所述电源线路结构。
7.如权利要求1所述的集成电路,其中,所述电源分配网络被提供于一个或多个层中,且被配置为覆盖所述功能电路系统。
8.如权利要求7所述的集成电路,其中,所述电源线路结构占据至少一层,所述至少一层用于提供所述电源分配网络。
9.如权利要求7所述的集成电路,其中,所述独立连接包括一连接路径,所述连接路径在用于所述电源分配网络的所述层中的至少一层内延伸。
10.如权利要求7所述的集成电路,其中,所述独立连接包括一连接路径,所述路径在覆盖提供所述电源分配网络的所述一个或多个层的附加层内延伸。
11.如权利要求1所述的集成电路,其中,所述电源线路结构被配置为向所述第二电源提供运行电压电平。
12.如权利要求1所述的集成电路,其中,所述电源线路结构被配置为向所述第二电源提供接地电压电平。
13.如权利要求1所述的集成电路,其中,所述电源分配网络包括电力网。
14.一种在集成电路的接口电路系统内使用的接口单元,所述接口电路系统在所述集成电路的功能电路系统与所述集成电路外部的组件之间提供接口,所述功能电路系统从第一电源供电以进行操作,所述接口电路系统包括:
电源线路区段,所述电源线路区段被配置为耦接到其他接口单元的电源线路区段,以提供与所述其他接口单元共享的电源线路结构,以便向所述接口电路系统内的至少一个接口组件提供不同于所述第一电源的第二电源;
至少一个附加接口组件,所述至少一个附加接口组件被配置为从所述第一电源供电以进行操作;以及
连接区域,所述连接区域被配置为实现到与所述功能电路系统相关联的电源分配网络的独立连接,以便向所述至少一个附加接口组件提供所述第一电源。
15.如权利要求14所述的接口单元,还包括:
至少一个接口组件,所述至少一个接口组件被配置为从所述第二电源供电以进行操作。
16.一种计算机存储介质,所述计算机存储介质包括单元库,所述单元库包括如权利要求14所述的接口单元。
CN201510299701.4A 2014-06-03 2015-06-03 具有接口电路系统的集成电路及接口电路系统的接口单元 Active CN105279124B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB1409867.7A GB2526825B (en) 2014-06-03 2014-06-03 An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
GB1409867.7 2014-06-03

Publications (2)

Publication Number Publication Date
CN105279124A true CN105279124A (zh) 2016-01-27
CN105279124B CN105279124B (zh) 2022-09-30

Family

ID=51214669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510299701.4A Active CN105279124B (zh) 2014-06-03 2015-06-03 具有接口电路系统的集成电路及接口电路系统的接口单元

Country Status (5)

Country Link
US (1) US9800048B2 (zh)
KR (1) KR102276030B1 (zh)
CN (1) CN105279124B (zh)
GB (1) GB2526825B (zh)
TW (1) TWI667768B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113614914A (zh) * 2019-03-28 2021-11-05 华为技术有限公司 一种半导体器件、芯片封装结构以及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2526823B (en) 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
US10366199B2 (en) 2017-04-11 2019-07-30 Qualcomm Incorporated Cell-based power grid (PG) architecture
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
KR20220151886A (ko) 2021-05-07 2022-11-15 이건희 벤딩 목발
TWI767841B (zh) * 2021-09-17 2022-06-11 智原科技股份有限公司 運用於積體電路的電源網結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW312849B (zh) * 1995-12-11 1997-08-11 Toshiba Co Ltd
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US20080111255A1 (en) * 2006-11-09 2008-05-15 Daisuke Matsuoka Semiconductor integrated circuit and multi-chip module
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170669B1 (ko) * 1995-05-31 1999-02-01 김광호 반도체장치의 듀얼 전원전압 입출력셀
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US7773733B2 (en) * 2005-06-23 2010-08-10 Agere Systems Inc. Single-transformer digital isolation barrier
JP2007059449A (ja) 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
JP4787592B2 (ja) 2005-10-14 2011-10-05 パナソニック株式会社 システムlsi
JP5190913B2 (ja) 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7466581B2 (en) 2007-03-02 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM design with separated VSS
JP4337904B2 (ja) * 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
US7816610B2 (en) 2007-04-19 2010-10-19 Mediatek Inc. Layout circuit
US7855153B2 (en) * 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7750460B2 (en) * 2008-02-21 2010-07-06 Lsi Corporation Ball grid array package layout supporting many voltage splits and flexible split locations
JP5262401B2 (ja) * 2008-08-01 2013-08-14 富士通セミコンダクター株式会社 半導体装置の設計方法、プログラム及び半導体装置
EP2244292A1 (en) 2009-04-20 2010-10-27 Nxp B.V. Integrated circuit with ESD protection unit
US8873209B2 (en) * 2011-12-19 2014-10-28 Arm Limited Integrated circuit and method of providing electrostatic discharge protection within such an integrated circuit
GB2526823B (en) * 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW312849B (zh) * 1995-12-11 1997-08-11 Toshiba Co Ltd
US5796299A (en) * 1995-12-11 1998-08-18 Kabushiki Kaisha Toshiba Integrated circuit array including I/O cells and power supply cells
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US20080111255A1 (en) * 2006-11-09 2008-05-15 Daisuke Matsuoka Semiconductor integrated circuit and multi-chip module
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113614914A (zh) * 2019-03-28 2021-11-05 华为技术有限公司 一种半导体器件、芯片封装结构以及电子设备
CN113614914B (zh) * 2019-03-28 2024-04-09 华为技术有限公司 一种半导体器件、芯片封装结构以及电子设备

Also Published As

Publication number Publication date
KR20150139435A (ko) 2015-12-11
US9800048B2 (en) 2017-10-24
KR102276030B1 (ko) 2021-07-12
GB2526825A (en) 2015-12-09
TW201547001A (zh) 2015-12-16
GB2526825B (en) 2019-01-09
CN105279124B (zh) 2022-09-30
US20150349526A1 (en) 2015-12-03
GB201409867D0 (en) 2014-07-16
TWI667768B (zh) 2019-08-01

Similar Documents

Publication Publication Date Title
CN105279124A (zh) 具有接口电路系统的集成电路及接口电路系统的接口单元
US10510774B2 (en) Integrated circuit power distribution network
KR100676980B1 (ko) 집적 회로 및 집적 회로의 도전체 레이아웃 설계 방법
US10103124B2 (en) Semiconductor device
US7786566B2 (en) Semiconductor integrated circuit
CN112771655A (zh) 半导体集成电路装置以及半导体封装件构造
US9935052B1 (en) Power line layout in integrated circuits
US20020048923A1 (en) Chip-area-efficient pattern and method of hierarchal power routing
KR102132046B1 (ko) 노이즈 감쇠 벽을 갖는 집적회로
JP2009076709A (ja) 半導体装置
JP5356904B2 (ja) 半導体集積回路チップ
JP2004273844A (ja) 半導体集積回路
CN105322943B (zh) 具有接口电路的集成电路、和用于接口电路的接口单元
US9070684B2 (en) Integrated circuit power grid with improved routing resources and bypass capacitance
US8547167B2 (en) Die power structure
US7797660B2 (en) Semiconductor integrated circuit for controlling substrate bias
US20200373224A1 (en) Through-silicon vias and decoupling capacitance
CN217009187U (zh) 半导体封装结构
US20230299045A1 (en) Semiconductor package with capacitance die
US8269333B2 (en) Combined power mesh transition and signal overpass/underpass
JP6836137B2 (ja) 半導体装置及びそのレイアウト設計方法
KR20090026886A (ko) 패드를 갖는 반도체 디바이스

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant