JP2011091084A - 半導体装置、およびインターフェースセルの配置方法 - Google Patents

Abstract

【課題】ＬＳＩ等の半導体装置において、Ｉ／Ｏバッファ等のインターフェースセルを、ＬＳＩチップの左辺側、右辺側、上辺側、および下辺側のいずれの側に配置しても、インターフェースセル内のトランジスタの方向と、コアとなる論理回路領域内のトランジスタの方向とが、同じ方向になるようにする。
【解決手段】本発明の半導体装置においては、Ｉ／Ｏバッファ１１、１２を機能ブロック１，２，３，４毎に矩形のレイアウト構造で作成しておき、それらの機能ブロック１，２，３，４を回転させることなく、左辺側のＩ／Ｏバッファ１１では縦積み、上辺側のＩ／Ｏバッファ１２では横積み配置で組み合わせる。これにより、Ｉ／Ｏバッファ１１，１２内のトランジスタＴの方向と、コアとなる論理回路領域１３内のトランジスタＴの方向とが、同じ方向になるようにすることができる。
【選択図】図１

Description

本発明は、ＬＳＩ（Large Scale Integration）等の半導体装置において、インターフェースセル（Ｉ／Ｏバッファ及びＩ／Ｏマクロ等）内のトランジスタの方向と、コアとなる論理回路領域内のトランジスタの方向とを一致させることができる、半導体装置、およびインターフェースセルの配置方法に関する。

ＬＳＩ製造におけるイオン打ち込み時のゲートシャドーイング効果の影響やゲート露光／描画プロセスでのばらつき、フォトマスク（レチクル）の精度の問題などによって、トランジスタのゲート方向の違いで特性ばらつきが生じることはよく知られている。近年、半導体回路の微細化に伴い、このトランジスタの向きの違いによる特性ばらつきは無視できないものとなってきている。

コアとなる論理回路領域では、スタンダードセルと呼ばれる機能単位ブロックにおいてトランジスタの向きを一方向に固定するレイアウトを実施し、これらを用いることで論理を構成しているため基本的にはトランジスタの向きは一方向に固定されている。しかし、ＬＳＩチップの４辺側に配置されることが多いインターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ等）においては、トランジスタは９０度もしくは２７０度の回転配置が行われ、トランジスタの向きを固定できていない。

このように、Ｉ／ＯバッファおよびＩ／Ｏマクロ等のインターフェースセルは、一般的にＬＳＩチップの４辺に配置されることが多く、左辺側および右辺側のインターフェースセルに対して、上辺側及び下辺側ではインターフェースセルが９０度もしくは２７０度回転して配置される。図９は、一般的なＬＳＩにおけるＩ／Ｏバッファのレイアウト例を示す図である。

図９に示す例は、双方向Ｉ／Ｏバッファの配置例を示している。図９において、左辺側（図の左側）に配置されるＩ／Ｏバッファ１１Ｄは、各領域１Ａ〜４Ａから構成され、各領域には複数のトランジスタＴとゲートＧ（ゲート配線層）とが配置され、Ｉ／Ｏバッファ１１Ｄの全体が構成されている。

この例では、Ｉ／Ｏバッファ１１Ｄの領域１Ａに、論理回路領域内の論理セルと信号をやり取りする入出力回路と、コア電圧からＩ／Ｏ電圧に変換するレベル変換回路とが配置される。また、領域２ＡにはＣＤＭ−ＥＳＤ（デバイス帯電モデル静電破壊試験）保護素子と、出力プリバッファ（ＰｒｅＢｕｆｆｅｒ）と、入力センスアンプ（ＳｅｎｓｅＡｍｐｌｉｆｅｒ）とが配置される。領域３ＡにはＰｃｈトランジスタ側の出力メインバッファ（ＭａｉｎＢｕｆｆｅｒ）と、ＥＳＤ保護素子とが配置される。領域４ＡにはＮｃｈトランジスタ側の出力メインバッファ（ＭａｉｎＢｕｆｆｅｒ）と、ＥＳＤ保護素子とが配置される。

図９に示すように、左辺（図面上で左側）に配置されるＩ／Ｏバッファ１１Ｄの設計はＹ軸方向の向きを基本として行うのが一般的である。そして、Ｉ／ＯバッファをＬＳＩチップの上下辺（図面上で上下側）に配置する時には、これを９０度もしくは２７０度回転させてＸ軸方向の向きに配置する。また、場合によっては回転させた状態から更にＸ軸に対してミラー配置（反転させて配置）も行うこともある。図９に示す例では、Ｉ／Ｏバッファ１１Ｄを９０度回転させ、Ｉ／Ｏバッファ１２Ｄに示すように、領域１Ａ，２Ａ，３Ａ，４ＡをＸ軸方向に配置している。

また、図１０は、一般的なＬＳＩにおけるＩ／Ｏバッファ及びＩ／Ｏマクロと、スタンダードセル（論理回路領域のセル）のレイアウト例を示す図である。

図１０をみて明らかなように、ＬＳＩチップの左辺側および右辺側に配置したＩ／Ｏバッファ及びＩ／Ｏマクロ２１Ａ，２２Ａ内のトランジスタＴは、コアの論理回路領域１３内のトランジスタＴや、ＬＳＩチップの上辺側及び下辺側に配置したＩ／Ｏバッファ及びＩ／Ｏマクロ２３Ａ，２４Ａ内のトランジスタＴと比べて、トランジスタＴおよびゲートＧ（ゲート配線層）の方向が一致していない。このトランジスタの方向の不一致により特性にばらつきが生じることがあり、この問題の解決が望まれていた。

なお、関連する技術のオンチップマルチプロセッサがある（特許文献１を参照）。この特許文献１のオンチップマルチプロセッサは、オンチップマルチプロセッサにおいてマルチプロセッサ間を効率的に制御するためのチップレイアウト（フロアプラン）を提供することを目的としている。このために、複数のプロセッサとプロセッサ間共用部を所望の直線軸に対して線対称に配置し、マルチプロセッサ間制御部を前記直線軸を含む領域に配置するようにしている。しかしながら、この特許文献１のオンチップマルチプロセッサは、前述したインターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ）内のトランジスタの方向と、論理回路領域内のトランジスタの方向とが一致しないという問題を解決しようとするものではない。

また、関連する技術の半導体集積回路がある（特許文献２を参照）。この特許文献２の半導体集積回路は、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ１種類のＩ／ＯピッチのＩ／Ｏブロックで実現できる半導体集積回路を提供することを目的としている。しかしながら、この特許文献２の半導体集積回路は、前述したインターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ）内のトランジスタの方向と、論理回路領域内のトランジスタの方向とが一致しないという問題を解決しようとするものではない。

また、関連する技術の半導体装置がある（特許文献３を参照）。この特許文献３の半導体装置は、不要な電源ラインを引くことなく、チップ面積の増大を抑えてＩＲドロップによる動作不良を改善することを目的としている。しかしながら、この特許文献１のオンチップマルチプロセッサは、前述したインターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ）内のトランジスタの方向と、論理回路領域内のトランジスタの方向とが一致しないという問題を解決しようとするものではない。

また、関連する技術の半導体装置がある（特許文献４を参照）。この特許文献４の半導体装置は、縦置き配置及び横置き配置の何れの配置にも用いることができる構成のＩ／Ｏセルを提供することを目的としている。このために、コンタクト位置がＩ／Ｏセルの長辺方向及び短辺方向の何れの方向においても同一直線上に位置しないように配置される。しかしながら、この特許文献４の半導体装置は、前述したインターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ）内のトランジスタの方向と、論理回路領域内のトランジスタの方向とが一致しないという問題を解決しようとするものではない。

特開２００１−０５１９５７号公報 特開２００２−０２６１３０号公報 特開２００８−１９８７５６号公報 特開２００８−２１８７５１号公報

前述したように、インターフェースセル（Ｉ／ＯバッファおよびＩ／Ｏマクロ等）は一般的にＬＳＩチップの４辺側に配置されることが多く、左辺側及び右辺側の配置に対して、上辺側及び下辺側では９０度もしくは２７０度回転して配置される。しかしながら、半導体回路の微細化に伴い、トランジスタの向きによる特性ばらつきは無視できないものとなってきている。しかも、半導体ベンダから提供される回路シミュレーション用のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）パラメータは、このトランジスタのゲート方向が９０度もしくは２７０度回転を考慮したものが提供される保証はなく、これらの実際のトランジスタ特性がＳＰＩＣＥパラメータからずれてしまう可能性がある。このため、予め十分なマージンを持った設計を行っておくか、もしくはこのばらつきを何らかの手段で補正する回路が必要であった。

本発明の主たる課題は、Ｉ／Ｏバッファ及びＩ／Ｏマクロ等のインターフェースセルを、ＬＳＩチップの左辺側、右辺側、上辺側、または下辺側のいずれの側に配置した場合においても、インターフェースセル内のトランジスタの方向と、コアとなる論理回路領域内のトランジスタの方向とが、同じ方向になるようにすることにある。

本発明は、上記課題を解決するためになされたものであり、本発明の半導体装置は、コアとなる論理回路領域内の論理セルと、該論理セルへ接続され、論理セルへ外部から信号を入力する、或いは論理セルから外部へ信号を出力する、又は論理セルと信号を入出力するインターフェースセルと、を備え、前記インターフェースセルは、所定の機能ブロックとして動作する矩形の機能セルを複数有し、前記各機能セルと前記論理セルとはトランジスタのゲートの長さ方向が同じであることを特徴する。

本発明の半導体装置においては、Ｉ／Ｏバッファ等のインターフェースセルを機能セル（機能ブロック）毎に矩形（例えば、正方形）のレイアウト構造で作成しておき、それらの機能ブロックを回転させることなく、左辺側または右辺側では縦積み、上辺側または下辺側では横積み配置で組み合わせることにより全体機能を実現する。
これにより、インターフェースセル内のトランジスタの方向と、コアとなる論理回路領域内のトランジスタの方向とが、同じ方向になるようにすることができる。

本発明の半導体装置におけるＩ／Ｏバッファの第１のレイアウト例を示す図である。 Ｉ／Ｏバッファの上層の電源配線構造を示す図である。 Ｉ／Ｏバッファのレイアウトを示す図である。 本発明の半導体装置におけるＬＳＩのレイアウト例を示す図である。 Ｉ／Ｏバッファの第２のレイアウト例を示す図である。 Ｉ／Ｏバッファの第３のレイアウト例を示す図である。 Ｉ／Ｏバッファの第４のレイアウト例を示す図である。 Ｉ／Ｏマクロのレイアウト例を示す図である。 一般的なＬＳＩにおけるＩ／Ｏバッファのレイアウト例を示す図である。 一般的なＬＳＩのレイアウト例を示す図である。

本発明の半導体装置では、Ｉ／Ｏバッファ及びＩ／Ｏマクロ等のインターフェースセルを、ＬＳＩチップの左辺側、右辺側、上辺側、または下辺側のいずれの側に配置した場合においても、インターフェースセル内のトランジスタのゲートの長さ方向が、論理回路領域内のトランジスタのゲートの長さ方向と同じ方向になるようにする。これにより、インターフェースセル内のトランジスタの向きと、論理回路領域内のトランジスタの向きとが異なることにより生じる特性のばらつきをなくす。
以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる半導体装置のレイアウト例を示す図である。より正確には、本発明の半導体装置におけるインターフェースセル（Ｉ／Ｏバッファ１１，１２）の第１のレイアウト例を示す図である。

なお、本明細書において、インターフェースセルとは、論理回路領域内のセル群である論理セルへ接続され、この論理セルへ外部から信号を入力する、或いは論理セルから外部へ信号を出力する、又は論理セルと信号を入出力するインターフェースを形成するセル群である。また、インターフェースセルは、１または２以上の機能セル（特定の機能を達成するためのセル群からなる機能ブロック）により構成される。なお、以下の説明において、前述の「機能セル」を「機能ブロック」と呼ぶことがある。

この図１に示す例では、図９に示すレイアウト例と同様に、インターフェースセルの１例として、双方向のＩ／Ｏバッファ１１，１２の例を示している。図１に示すレイアウト例が、図９に示す従来のレイアウト例と異なる点は、インターフェースセル（Ｉ／Ｏバッファ１１，１２）を、特定の機能ブロック（機能セル）毎に矩形（この例では正方形）のレイアウト構造になるように作成している点である。すなわち、インターフェースセル（Ｉ／Ｏバッファ１１，１２）は、４つの矩形の機能ブロック１，２，３，４を積み重ねて構成される。

なお、各機能ブロック１，２，３，４内のトランジスタＴとゲートＧは、機能ブロック１，２，３，４が複数のトランジスタＴにより構成されることと、トランジスタＴとゲートＧの方向を示すためにシンボル的に記載されたものであり、図の下側に円（破線）で囲んだ拡大図を示している。この拡大図に示されるように、機能ブロック１，２，３，４内には、Ｐｃｈ（Ｐチャネル）ＭＯＳトランジスタＴ１と、Ｎｃｈ（Ｎチャネル）ＭＯＳトランジスタＴ２とが含まれ、また、各トランジスタＴ１，Ｔ２のゲート領域（チャネル領域）を跨ぐ方向（図面の上下方向）にゲートＧ（ゲート配線層）が配置されることを示している。

そして、Ｉ／Ｏバッファ１１において、機能ブロック１には、論理回路領域１３内の論理セル１４と信号をやり取りする入出力回路と、コア電圧（論理回路領域内の電圧）からＩ／Ｏ電圧に変換するレベル変換回路とが配置される。機能ブロック２には、ＣＤＭ−ＥＳＤ保護素子と、出力プリバッファと、入力センスアンプとが配置される。また、機能ブロック３には、Ｐｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。機能ブロック４には、Ｎｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。

これらの機能ブロック１，２，３，４をＬＳＩチップの左辺側（図の左側）に配置する時は、Ｉ／Ｏバッファ１１に示すように、機能ブロック１，２，３，４をＹ軸方向に縦積みにする。また、機能ブロック１，２，３，４をＬＳＩチップの上辺側（図の上側）に配置する時は、Ｉ／Ｏバッファ１２に示すように、機能ブロック１，２，３，４を９０度回転することなく、そのままの方向で移動し、Ｘ軸方向に横積み配置で組み合わせる。すなわち、Ｉ／Ｏバッファ１１内のＹ軸方向に重なる機能ブロック１，２，３、４を、トランジスタＴ及びゲートＧの方向を変えるこことなく、矢付線（破線）で示す対応関係になるようにして移動し、Ｉ／Ｏバッファ１２に示すように、Ｘ軸方向に重なる機能ブロック１，２，３，４の配置とする。

これにより、Ｉ／Ｏバッファ１１をＬＳＩチップの左辺側に配置する時のレイアウトと、Ｉ／Ｏバッファ１２をＬＳＩチップの上辺側に配置する時のレイアウトにおいて、トランジスタＴの向き及びゲートＧの向きが統一可能（論理回路領域１３内の論理セル１４と同じ方向）となり、トランジスタＴの向きに起因する特性のばらつきを考慮する必要がなくなる。

なお、各ブロック間を繋ぐ信号の配線処理は、縦積み配置（Ｉ／Ｏバッファ１１）と横積み配置（Ｉ／Ｏバッファ１２）においてそれぞれ別に行う必要がある。このため、Ｉ／Ｏバッファ１１とＩ／Ｏバッファ１２とでは、信号配線の向きや配線長は異なってしまうことになる。しかながら、銅やアルミなどのメタル配線はトランジスタとは異なり、配線方向の違いにおけるばらつきは殆ど無視できることや、配線長に対応した抵抗や容量は精度よく抽出可能である。このため、各種ＤＡツール（Design Automation Tool）を使用することにより、予めその影響を見積もることは容易であるため、大きな問題とはならない。また、レイアウトを工夫する事により、Ｉ／Ｏバッファ１１とＩ／Ｏバッファ１２の各ブロック間を繋ぐ信号の配線長を等長にすることも可能である。

また、図２は、Ｉ／Ｏバッファ及び論理回路領域の上層に配置される電源配線構造を示す図である。この図に示すように、電源配線においては、各機能ブロックの電源バンプが直下となる抵抗値の小さな上下の２層を最低限用いて、電源配線構造を縦方向、横方向とも同じような形態となるメッシュ構造として設計しておく。

図に示す例では、上層の電源配線構造を、グランド側配線Ｇ１，Ｇ２，…，Ｇｎと、電源側配線Ｖ１，Ｖ２，…，ＶｎとをＹ軸方向に平行に配置して構成する。また、下層の電源配線構造を、グランド側配線Ｇ１’，Ｇ２’，…，Ｇｎ’と、電源側配線Ｖ１’，Ｖ２’，…，Ｖｎ’とをＸ軸方向に平行に配置して構成する。

このような電源配線構造にしておけば、Ｉ／Ｏバッファ１１，１２内の機能ブロック１，２，３，４の縦積み配置、横積み配置のどちらの場合においても、隣接配置しただけで正しく電源が接続されるため、電源設計が容易となる。なお、下層の電源配線構造（Ｇ１’，Ｖ１’等）は電源ドロップ量が要求を満足すれば、その機能ブロック内で閉じてかまわない。

また、本実施形態における、その他の特徴として、機能ブロックを入れ替えたり組み合わせるだけで別の機能のＩ／Ｏバッファを容易に作成することが出来る。例えば、図９に示す例では、出力ドライバのインピーダンスが２０Ωであったとし、これを４０Ωに変えたい場合は、図３に示すように、機能ブロック３と機能ブロック４のメインバッファ部分をそれぞれ対応する機能ブロック３’と機能ブロック４’に置き換えるだけで実現可能となる。なお、この置き換え対象は機能ブロック３、機能ブロック４に限定されないことは、言うまでもない。

図４は、本発明の半導体装置におけるＬＳＩのレイアウト例を示す図である。より正確には、インターフェースセル（Ｉ／Ｏバッファ及びＩ／Ｏマクロ）２１，２２，２３，２４、およびスタンダードセル（論理回路領域１３内の論理セル１４）が配置されたＬＳＩのレイアウト例を示す図である。

この図をみて明らかなように、ＬＳＩチップの上辺側および下辺側に配置したインターフェースセル（Ｉ／Ｏバッファ及びＩ／Ｏマクロ）２３，２４は、コアの論理回路領域１３や、ＬＳＩチップの左辺側及び右辺側に配置したインターフェースセル（Ｉ／Ｏバッファ及びＩ／Ｏマクロ）２１，２２に対して、トランジスタＴとゲートＧの方向（ゲートＧの長さ方向）が一致している。

以上、第１の実施の形態について説明したが、図１乃至図４で説明したような形態で、インターフェースセル（Ｉ／ＯバッファやＩ／Ｏマクロ）を配置することにより、以下の効果が得られる。
第１の効果は、ＬＳＩ等の半導体装置において、トランジスタの向きの違いによる特性のばらつきを無視できることにある。その理由は、インターフェースセルを含めてＬＳＩ内で全てのトランジスタの向きが同じになるからである。

第２の効果は、ＬＳＩの性能を向上させることが可能となる。その理由は、トランジスタの向きの違いによる特性のばらつきを考慮したオーバーマージン設計をしなくてもよいためである。

第３の効果は、ＬＳＩの歩留まりを上げることが可能となる。その理由は、トランジスタの向きを統一する事により、ＤＦＭ（Design For Manufacturability：製造性考慮設計）を考慮する事にもなるためである。

第４の効果は、ＬＳＩのサイズを小さくすることが可能となる。その理由は、トランジスタの向きを統一する事により、トランジスタの向きの違いによる特性のばらつきを補正する回路を削減することが可能なためである。例えば、ＤＤＲ２（Double-Data-Rate2）やＤＤＲ３−Ｉ／ＦマクロにはスレーブＤＬＬ（delay lock loop）回路が搭載されていることが多いが、マスタＤＬＬとトランジスタの向きがあっていないと、正確な遅延量を設定できない。このため、例えば、左辺側と上辺側にこれらのＩ／Ｏマクロを配置する場合は、それらの向きに合わせたマスタＤＬＬが必要となる。しかしながら、トランジスタの向きが統一されれば、インターフェースセルの上下左右配置に対して、一つのマスタＤＬＬで対応可能となるため、マスタＤＬＬの数を減らすことが可能になる。また、出力インピーダンスを自動設定するインピーダンス調整回路などについても同じ考えが適用できる。

［第２の実施の形態］
次に、本発明のその他の実施の形態について図面を参照して説明する。
図５は、本発明の第２の実施の形態に係わる半導体装置におけるインターフェースセルのレイアウト例を示す図であり、Ｉ／Ｏバッファの第２のレイアウト例を示す図である。第１の実施の形態においては、Ｉ／Ｏバッファ１１，１２を構成する機能ブロックを１〜４の４ブロックとして構成していたが、４つの機能ブロックに限定されることは無い。

図５に示す例では、Ｉ／Ｏバッファ１１Ａ，１２Ａ内の機能ブロックを１〜３の３ブロックとして構成している。図５に示す例では、機能ブロック１には、論理回路領域内の論理セルとの信号をやり取りする入出力回路と、コア電圧（論理回路領域内の電圧）からＩ／Ｏ電圧に変換するレベル変換回路と、ＣＤＭ−ＥＳＤ保護素子と、出力プリバッファと、入力センスアンプとが配置される。また、機能ブロック２には、Ｐｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。機能ブロック３には、Ｎｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。

これらの機能ブロック１，２，３をＬＳＩチップの左辺側（図の左側）に配置する時は、Ｉ／Ｏバッファ１１Ａのように、機能ブロック１，２，３をＹ軸方向に縦積みにする。また、機能ブロック１，２，３をＬＳＩチップの上辺側（図の上側）に配置する時は、Ｉ／Ｏバッファ１２Ａのように、これらの機能ブロック１，２，３を９０度回転することなく、そのままの方向（トランジスタＴ及びゲートＧを同じ方向）で移動し、Ｘ軸方向に横積み配置で組み合わせる。すなわち、Ｉ／Ｏバッファ１１Ａ内のＹ軸方向に重なる機能ブロック１，２，３を、トランジスタＴ及びゲートＧの方向を変えるこことなく、矢付線（破線）で示す対応関係になるようにして移動し、Ｉ／Ｏバッファ１２Ａに示すようにＸ軸方向に重なる機能ブロック１，２，３の配置とする。

これにより、Ｉ／Ｏバッファ１１ＡをＬＳＩチップの左辺側に配置する時のレイアウトと、Ｉ／Ｏバッファ１２ＡをＬＳＩチップの上辺側に配置する時のレイアウトにおいて、トランジスタＴの向き及びゲートＧの向きが統一可能となり、トランジスタＴの向きに起因する特性のばらつきを考慮する必要がなくなる。

なお、図５に示すように、Ｉ／Ｏバッファ１１Ａ，１２Ａを、機能ブロック１，２，３で構成する場合（機能ブロックの数が少ない場合）は、その機能を実現する最大の機能ブロックのサイズに合わせて、その他の機能ブロックを設計すればよい。これにより、面積のオーバヘッドを極力抑える。それでも空いた領域にはオンチップキャパシタ等を配置し、ノイズ耐性を高めることも可能である。

［第３の実施の形態］
図６は、本発明の第３の実施の形態に係わる半導体装置のレイアウト例を示す図であり、Ｉ／Ｏバッファの第３のレイアウト例を示す図である。図５に示す例における考え方（機能ブロックを３ブロックにする）と同様に、図６に示す例では、機能ブロックを１〜５の５ブロックとして構成している。

図６において、機能ブロック１には、論理回路領域内の論理セルとの信号をやり取りする入出力回路と、コア電圧（論理回路領域内の電圧）からＩ／Ｏ電圧に変換するレベル変換回路とが配置される。機能ブロック２には、出力プリバッファが配置される。機能ブロック３には、ＣＤＭ−ＥＳＤ保護素子と、入力センスアンプとが配置される。また、機能ブロック４には、Ｐｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。機能ブロック５には、Ｎｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。

これらの機能ブロック１，２，３，４，５をＬＳＩチップの左辺側（図の左側）に配置する時は、Ｉ／Ｏバッファ１１Ｂに示すように、機能ブロック１，２，３，４，５をＹ軸方向に縦積みにする。また、機能ブロック１，２，３，４，５をＬＳＩチップの上辺側（図の上側）に配置する時は、Ｉ／Ｏバッファ１２Ｂに示すように、これらの機能ブロック１，２，３，４，５を９０度回転することなく、そのままの方向（トランジスタＴ及びゲートＧをそのままの方向）で移動し、Ｘ軸方向に横積み配置で組み合わせる。すなわち、Ｉ／Ｏバッファ１１Ｂ内のＹ軸方向に重なる機能ブロック１，２，３，４，５を、トランジスタＴ及びゲートＧの方向を変えるこことなく、矢付線（破線）で示す対応関係になるようにして移動し、Ｉ／Ｏバッファ１２Ｂに示すように、Ｘ軸方向に重なる機能ブロック１，２，３，４，５の配置とする。

これにより、Ｉ／Ｏバッファ１１ＢをＬＳＩチップの左辺側に配置する時のレイアウトと、Ｉ／Ｏバッファ１２ＢをＬＳＩチップの上辺側に配置する時のレイアウトにおいて、トランジスタＴの向き及びゲートＧの向きが統一可能となり、トランジスタＴの向きに起因する特性のばらつきを考えなくても良くなる。

［第４の実施の形態］
図７は、本発明の第４の実施の形態に係わる半導体装置のレイアウト例を示す図であり、Ｉ／Ｏバッファの第４のレイアウト例を示す図である。図７に示す例は、インターフェースセルが差動Ｉ／Ｏバッファ１１Ｃ，１２Ｃである場合の例であり、差動Ｉ／Ｏバッファ１１Ｃ，１２ＣはシングルエンドのＩ／ＯバッファＡ，Ｂの２つ分のセル面積を必要とする。図の例では、Ｉ／Ｏバッファ１１Ｃ，１２Ｃを、２×４の８つのブロックで構成している。図７に示すようにインターフェースセルを配置することで、差動Ｉ／Ｏバッファにおいても本発明が適用可能となる。

図７において、Ｉ／Ｏバッファ１１Ｃは、シングルエンドのＩ／ＯバッファＡ，Ｂが２つ並列に配置されて構成される。そして、並列に配置されたＩ／ＯバッファＡ，Ｂのそれぞれにおいて、機能ブロック１には、論理回路領域内の論理セルとの信号をやり取りする入出力回路と、コア電圧（論理回路領域内の電圧）からＩ／Ｏ電圧に変換するレベル変換回路とが配置される。機能ブロック２には、ＣＤＭ−ＥＳＤ保護素子や出力プリバッファと、入力センスアンプとが配置される。また、機能ブロック３には、Ｐｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。機能ブロック４には、Ｎｃｈトランジスタ側の出力メインバッファと、ＥＳＤ保護素子とが配置される。

このように、Ｉ／Ｏバッファ１１Ｃを構成するシングルエンドのＩ／ＯバッファＡ，ＢをＬＳＩチップの左辺側（図の左側）に配置する時は、各Ｉ／ＯバッファＡ，Ｂ内の機能ブロック１，２，３，４をＹ軸方向に縦積みにする。そして、Ｉ／Ｏバッファ１２Ｃに示すように、Ｉ／ＯバッファＡ，ＢをＬＳＩチップの上辺側（図の上側）に配置する時は、機能ブロック１，２，３，４を９０度回転することなく、そのままの方向（トランジスタＴ及びゲートＧをそのままの方向）で移動し、Ｘ軸方向に横積み配置で組み合わせる。すなわち、Ｉ／Ｏバッファ１１Ｃ内のＹ軸方向に重なる機能ブロック１，２，３，４を、トランジスタＴ及びゲートＧの方向を変えるこことなく、矢付線（破線）で示す対応関係になるようにして移動し、Ｉ／Ｏバッファ１２Ｃに示すように、Ｘ軸方向に重なる機能ブロック１，２，３，４の配置とする。

これにより、差動Ｉ／Ｏバッファ１１ＣをＬＳＩチップの左辺側に配置する時のレイアウトと、差動Ｉ／Ｏバッファ１２ＣをＬＳＩチップの上辺側に配置する時のレイアウトにおいて、トランジスタＴの向き及びゲートＧの向きが統一可能となり、トランジスタＴの向きに起因する特性のばらつきを考慮する必要がなくなる。

［第５の実施の形態］
図８は、本発明の第５の実施の形態に係わる半導体装置のレイアウトの例を示す図であり、Ｉ／Ｏマクロのレイアウト例を示す図である。

図８（Ａ）は、ＬＳＩチップの左辺側に配置されるＩ／Ｏマクロ３０Ａのレイアウト例を示し、図８（Ｂ）は、ＬＳＩチップの上辺側に配置されるＩ／Ｏマクロ３０Ｂのレイアウト例を示している。

図８（Ａ）に示すように、左辺側のＩ／Ｏマクロ３０Ａは複数のＩ／ＯバッファからなるＩ／Ｏ部３１Ａとそれに繋がる論理部３２Ａから構成される。同様に、図８（Ｂ）に示すように、上辺側のＩ／Ｏマクロ３０Ｂは複数のＩ／ＯバッファからなるＩ／Ｏ部３１Ｂとそれに繋がる論理部３２Ｂから構成される。

そして、図８（Ａ）に示す左辺側に配置されたＩ／Ｏマクロ３０Ａは、Ｉ／Ｏ部３１Ａと、論理部３２Ａとで構成される。Ｉ／Ｏ部３１Ａは、Ｙ軸方向に縦積みにされた４つの機能ブロック１，２，３，４がＸ軸方向に８段並列に配置されて構成される（すなわち８個のシングルエンドのＩ／Ｏバッファで構成される）。また、論理部３２Ａは、Ｙ軸方向に縦積みにされた２つの機能ブロック（例えば、機能ブロックＡ，Ｂ）がＸ軸方向に８段並列に配置されて構成される。

この図８（Ａ）に示すＩ／Ｏマクロ３０Ａを、図８（Ｂ）に示すように、ＬＳＩチップの上辺側に、Ｉ／Ｏマクロ３０Ｂとして配置する場合は、Ｙ軸方向に縦積みにされた機能ブロック１，２，３，４及び機能ブロックＡ，Ｂ等を９０度回転することなく、そのままの方向で（トランジスタＴおよびゲートＧの方向を変えずに）移動し、Ｘ軸方向に横積み配置する。すなわち、Ｉ／Ｏマクロ３０Ａ内のＹ軸方向に重なる機能ブロック１，２，３、４および機能ブロックＡ，Ｂ等を、トランジスタＴ及びゲートＧの方向を変えるこことなく、矢付線（破線）で示す対応関係になるようにして、８段の機能ブロック１，２，３，４及び機能ブロックＡ，Ｂ，…，Ｏ，Ｐを移動する。

これにより、Ｉ／Ｏマクロ３０ＡをＬＳＩチップの左辺側に配置する時のレイアウトと、Ｉ／Ｏマクロ３０ＢをＬＳＩチップの上辺側に配置する時のレイアウトにおいて、トランジスタＴの向き及びゲートＧの向きが統一可能となり、トランジスタＴの向きに起因する特性のばらつきを考慮する必要がなくなる。

以上、本発明の実施の形態について説明したが、本発明の半導体装置においては、Ｉ／Ｏバッファ等のインターフェースセルを機能ブロック毎に矩形（例えば、正方形）のレイアウト構造で作成しておき、それらの機能ブロックを回転させることなく、上下辺では縦積み、左右辺では横積み配置で組み合わせることにより全体機能を実現する。また、本発明においては、Ｉ／Ｏバッファ単体だけではなく、Ｉ／Ｏバッファを複数搭載し、制御論理も含むＩ／Ｏマクロ（例えば、ＳｅｒＤｅｓやＤＤＲ−Ｉ／Ｆマクロ等）にも適用可能である。

また、インターフェースセルは、Ｉ／ＯバッファやＩ／Ｏマクロに限定されず、アドレスバッファのような入力回路でもよいし、データアウトバッファのような出力回路でもよい。

また、インターフェースセルは、ＬＳＩチップの４辺側に置く構成に限定されず、センターパッド構成（入出力パッドがチップの中央に位置する構成）において、センターパッドの周辺に配置されるＩ／Ｏバッファ等のインターフェースセルにおいても、本発明の技術思想は適用できるものである。

また、本発明は、複数の種類のマクロセルが搭載される半導体チップにおいても適用することができる。例えば、チップに搭載されるＤＲＡＭ（Dynamic Random Access Memory）、ＳＤＲＡＭ（Synchronous DRAM）などのマクロセルにおいて、同じチップ上に搭載される他のマクロセルとのインターフェースセルの領域に対して適用することもできる。

なお、ここで、上述の実施の形態と本発明との対応関係について補足して説明しておく。本発明におけるインターフェースセルは、図１において、Ｉ／Ｏバッファ１１，１２が相当する。また、本発明における機能セルは、Ｉ／Ｏバッファ１１，１２内の機能ブロック１，２，３，４が相当する。また、本発明における論理セルは、図１において、論理回路領域１３内の論理セル１４が相当する。また、本発明の第１の機能セルは、Ｉ／Ｏバッファ１１、１２内の機能ブロック１が相当し、第２の機能セルは、Ｉ／Ｏバッファ１１、１２内の機能ブロック２が相当し、第３の機能セルは、Ｉ／Ｏバッファ１１、１２内の機能ブロック３が相当し、第４の機能セルは、Ｉ／Ｏバッファ１１、１２内の機能ブロック４が相当する。

また、本発明のインターフェースセルは、図７においては、Ｉ／Ｏバッファ１１Ｃ，１２Ｃが相当する。また、本発明のインターフェースセルは、図８においては、Ｉ／Ｏマクロ３０Ａ，３０Ｂが相当する。

そして、図１に示す実施形態においては、コアとなる論理回路領域１３内の論理セル１４と、論理セル１４へ接続され、論理セル１４へ外部から信号を入力する、或いは論理セル１４から外部へ信号を出力する、又は論理セル１４と信号を入出力するＩ／Ｏバッファ１１，１２と、を備え、Ｉ／Ｏバッファ１１，１２は、矩形の機能ブロック１，２，３，４を有し、各機能ブロック１，２，３，４と論理セル１４とはトランジスタＴのゲートＧの長さ方向が同じである。
これにより、ＬＳＩ等の半導体装置において、Ｉ／Ｏバッファ１１，１２をＬＳＩチップの周辺側に配置する場合において、トランジスタの向きの違いによる特性のばらつきを考慮する必要がなくなる。

また、上記実施形態においては、Ｉ／Ｏバッファ１１，１２が、論理回路領域内の論理セルと信号をやり取りする入出力回路と、コア電圧からＩ／Ｏ電圧に変換するレベル変換回路とを含む機能ブロック１と、出力プリバッファと、入力センスアンプとを含む機能ブロック２と、Ｐｃｈトランジスタ側の出力メインバッファを含む機能ブロック３と、Ｎｃｈトランジスタ側の出力メインバッファを含む機能ブロック４と、で構成される。
これにより、ＬＳＩ等の半導体装置において、ＬＳＩチップの周辺側に双方向のＩ／Ｏバッファ１１，１２を配置する場合において、トランジスタの向きの違いによる特性のばらつきを考慮する必要がなくなる。

また、図２に示す実施形態において、ゲートＧの長さ方向を縦方向で表し、ゲートＧの長さ方向に直交する方向を横方向で表した場合に、Ｉ／Ｏバッファおよび機能セルの上層に配置される少なくとも２層の電源配線層を使用し、２層の電源配線層のうちの第１の層を縦方向の電源配線層Ｇ１，Ｖ１，Ｇ２，Ｖ２，…，Ｇｎ，Ｖｎとし、第２の層を横方向の電源配線層Ｇ１’，Ｖ１’，Ｇ２’，Ｖ２’，…，Ｇｎ’，Ｖｎ’とするメッシュ構造の電源配線構造を備える。
これにより、Ｉ／Ｏバッファ１１，１２内の機能ブロック１，２，３，４の縦積み配置、横積み配置のどちらの場合においても、隣接配置しただけで正しく電源が接続されるため、電源設計が容易となる。

また、図７に示す実施形態において、Ｉ／Ｏバッファ１１Ｃ，１２Ｃは、４個の機能ブロック１，２，３，４が直列に連なり配置されるとともに、該４個の機能ブロック１，２，３，４が並列に２段配置（Ｉ／ＯバッファＡ，Ｂ）されて構成される。そして、Ｉ／Ｏバッファ１１Ｃ，１２Ｃ内の２×４個の機能ブロック内のトランジスタＴのゲートＧの長さ方向と、論理回路領域１３の論理セル１４内のトランジスタＴのゲートＧの長さ方向とが一致するように配置される。
これにより、インターフェースセルが差動Ｉ／Ｏバッファである場合においても、トランジスタの向きの違いによる特性のばらつきを考慮する必要がなくなる。

また、図８に示す実施形態において、Ｉ／Ｏマクロ３０Ａ，３０Ｂは、Ｉ／Ｏバッファを構成するＩ／Ｏ部３１Ａ，３１Ｂと、Ｉ／Ｏ部３１Ａ，３１Ｂに繋がる論理部３２Ａ，３２Ｂとから構成され、Ｉ／Ｏ部３１Ａ，３１Ｂは、４個の機能ブロック１，２，３，４が直列に連なり配置されるとともに、該４個の機能ブロック１，２，３，４が並列に８段配置され、合計８×４個の機能セルで構成され、論理部３２Ａ，３２Ｂは、２個の機能ブロックＡ，Ｂ等が直列に連なり配置されるとともに、該２個の機能セルが並列に８段配置され、合計８×２個の機能セルで構成され、Ｉ／Ｏ部３１Ａ，３１Ｂの８×４個の機能ブロック内のトランジスタのゲートの長さ方向と、論理部３２Ａ，３２Ｂ内の８×２個の機能ブロック内とトランジスタＴのゲートＧの長さ方向と、論理回路領域内の論理セルのトランジスタＴのゲートＧの長さ方向とが一致するように配置される。
これにより、インターフェースセルがＩ／Ｏマクロである場合においても、トランジスタの向きの違いによる特性のばらつきを考慮する必要がなくなる。

以上、本発明の実施の形態について説明したが、本発明の半導体装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１，２，３，４，５…機能ブロック（機能セル）、１１，１１Ａ，１１Ｂ，１１Ｃ，１２，１２Ａ，１２Ｂ，１２Ｃ…Ｉ／Ｏバッファ、１３…論理回路領域、１４…論理セル、２１，２２，２３、２４…インターフェースセル、２１Ａ，２３Ａ，３０Ａ，３０Ｂ…Ｉ／Ｏマクロ、３１Ａ，３１Ｂ…Ｉ／Ｏ部、３２Ａ，３２Ｂ…論理部、Ｔ，Ｔ１，Ｔ２…トランジスタ、Ｇ…ゲート

Claims (7)

1. コアとなる論理回路領域内の論理セルと、該論理セルへ接続され、論理セルへ外部から信号を入力する、或いは論理セルから外部へ信号を出力する、又は論理セルと信号を入出力するインターフェースセルと、を備え、
   前記インターフェースセルは、所定の機能ブロックとして動作する矩形の機能セルを複数有し、前記各機能セルと前記論理セルとはトランジスタのゲートの長さ方向が同じである
   ことを特徴する半導体装置。
2. 前記インターフェースセルは、前記論理セルへ外部から信号を入力する、或いは前記論理セルから外部へ信号を出力する、Ｉ／Ｏバッファで構成される
   ことを特徴する請求項１に記載の半導体装置。
3. 前記Ｉ／Ｏバッファは、
   論理回路領域内の論理セルと信号をやり取りする入出力回路と、コア電圧からＩ／Ｏ電圧に変換するレベル変換回路とを含む第１の機能セルと、
   出力プリバッファと、入力センスアンプとを含む第２の機能セルと、
   Ｐｃｈ（Ｐチャネル）トランジスタ側の出力メインバッファを含む第３の機能セルと、
   Ｎｃｈ（Ｎチャネル）トランジスタ側の出力メインバッファを含む第４の機能セルと、
   で構成される
   ことを特徴する請求項２に記載の半導体装置。
4. 前記ゲートの長さ方向を縦方向で表し、ゲートの長さ方向に直交する方向を横方向で表した場合に、
   前記インターフェースセルおよび論理セルの上層に配置される少なくとも２層の電源配線層を備え、
   前記２層の電源配線層のうちの第１の層を縦方向の電源配線層とし、第２の層を横方向の電源配線層とするメッシュ構造の電源配線構造を備える
   ことを特徴する請求項１に記載の半導体装置。
5. 前記インターフェースセルは、ｎ個（ｎは整数）の機能セルが直列に連なり配置されるとともに、該ｎ個の機能セルが並列にｍ段（ｍは整数）配置され、合計ｍ×ｎ個の機能セルで構成され、
   前記ｍ×ｎ個の機能セル内のトランジスタのゲートの長さ方向と、前記論理セル内のトランジスタのゲートの長さ方向とが一致するように配置される
   ことを特徴する請求項１に記載の半導体装置。
6. 前記インターフェースセルは、
   Ｉ／Ｏバッファを構成するＩ／Ｏ部と、前記Ｉ／Ｏ部に繋がる論理部とを有するＩ／Ｏマクロとして構成され、
   前記Ｉ／Ｏ部は、
   ｎ個（ｎは整数）の機能セルが直列に連なり配置されるとともに、該ｎ個の機能セルが並列にｍ段（ｍは整数）配置され、合計ｍ×ｎ個の機能セルで構成され、
   前記論理部は、
   ｎ’個（ｎ’は整数）の機能セルが直列に連なり配置されるとともに、該ｎ’個の機能セルが並列にｍ’段（ｍ’は整数）配置され、合計ｍ’×ｎ’個の機能セルで構成され、
   前記Ｉ／Ｏ部のｍ×ｎ個の機能セル内のトランジスタのゲートの長さ方向と、前記論理部のｍ’×ｎ’個の機能セル内のトランジスタのゲートの長さ方向と、前記論理セル内のトランジスタのゲートの長さ方向とが一致するように配置される
   ことを特徴する請求項１に記載の半導体装置。
7. コアとなる論理回路領域内の論理セルと、該論理セルへ接続され、論理セルへ外部から信号を入力する、或いは論理セルから外部へ信号を出力する、又は論理セルと信号を入出力するインターフェースセルと、を備える半導体装置における前記インターフェースセルの配置方法であって、
   前記インターフェースセルを、複数の矩形の機能セルにより構成し、
   前記各機能セルと前記論理セルはトランジスタのゲートの長さ方向が同じであるように配置される
   ことを特徴するインターフェースセルの配置方法。

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