KR20150139434A - 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 - Google Patents

인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 Download PDF

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KR20150139434A
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Abstract

집적회로에는, 집적회로의 기능회로소자와 집적회로 외부의 부품과의 사이에 인터페이스를 제공하는데 사용된 인터페이스 회로소자가 구비되어 있다. 인터페이스 회로소자는, 인터페이스 부품이 제1전원으로 동작하도록 구성된 복수의 인터페이스 셀로 이루어진다. 각 인터페이스 셀은, 그 폭을 가로질러 연장되는 전원선부를 내장하고, 상기 제1전원을 상기 인터페이스 부품에 제공하기 위해, 상기 복수의 인터페이스 셀이 공유한 전원선 구조를 제공하기 위해 다른 인터페이스 셀의 상기 전원선부와 상호작용하도록 구성된다. 각 전원선부는 제1공급선부와 제2공급선부를 구비하고, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있고, 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 불충분하게 지원하도록 되어 있다. 또한, 각 인터페이스 셀은 상기 제2공급선부가 그 인터페이스 셀 외부의 전류 반송 구조에 접속되도록 상기 인터페이스 회로소자내에 배치되어, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있다. 이러한 해결책에 의해, 전원선 구조에 필요한 영역을 축소시킬 수 있으므로, 인터페이스 회로소자의 사이즈를 축소시킬 수 있고, 이에 따라 대응한 집적회로의 필요한 사이즈도 축소시킬 수 있다.

Description

인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀{AN INTEGRATED CIRCUIT WITH INTERFACE CIRCUITRY, AND AN INTERFACE CELL FOR SUCH INTERFACE CIRCUITRY}
본 발명은, 인터페이스 회로소자를 갖는 집적회로와, 이러한 인터페이스 회로소자용 인터페이스 셀에 관한 것이다.
집적회로는, 기능회로소자와 이 기능회로소자 외부의 부품간에 인터페이스를 제공하는 (입/출력(I/0) 회로소자라고도 함) 인터페이스 회로소자와 함께, 상기 집적회로의 처리 기능을 행하는데 필요한 기능회로소자를 구비하는 것이 일반적이다. 일반적으로, 상기 인터페이스 회로소자는, 상기 집적회로의 입/출력 요구사항을 구현하는데 사용된 복수의 인터페이스(I/0) 셀로 이루어진다.
일반적으로, 각 인터페이스 셀에는, 그 폭을 가로질러 연장되는 전원선부가 내장되어 있고, 인터페이스 셀들이 공유하고 상기 인터페이스 셀들의 인터페이스 부품에 전원을 제공하는데 사용된 전원선 구조를 제공하기 위해서, (예를 들면 상기 인터페이스 회로소자내에 복수의 인터페이스 셀을 나란히 배치함으로써) 기타의 인터페이스 셀의 전원선부와 상호작용하도록 구성된다.
상기 요구된 전원이나 전원들을 상기 인터페이스 셀의 인터페이스 부품에 제공하는 것과 아울러, 전원선 구조의 사이즈는, 인터페이스 회로소자의 전류 반송(carrying) 제약을 충분히 지원 가능해야 한다. 특히, I/0셀은, 정전기 방전(ESD) 이벤트 동안에 ESD를 보호하는데 사용된 ESD 부품을 구비하는 것이 일반적이고, 이 때문에, 상기 전원선 구조내의 각종 선의 사이즈는, 이러한 ESD이벤트 동안에 일어나는 비교적 큰 전류를 관리하기에 충분할 필요가 있다.
전원선 구조의 각종 공급선은, 그 사이즈가 상기 ESD 이벤트동안에 인출된 전류를 적절하게 관리할 수 있는 집적회로의 (두꺼운 금속층이라고도 하는) 상부 금속층 내에 설치되는 경우가 많다. 그러나, 이에 따라 전원선 구조가 차지하는 영역이 비교적 커지게 되고, 특히 전원선 구조의 사이징 요구사항은 I/0셀들의 사이즈를 축소시키려고 할 때 제약이 제한되고 있다.
집적회로의 사이즈가 계속 감소됨에 따라, 그 집적회로의 인터페이스 회로소자를 형성하는데 사용된 I/0셀의 사이즈를 축소하려는 압력이 언제까지나 강화되고 있다. 이러한 압력은, 상기 인터페이스 회로소자가 상기 집적회로내에 어떻게 배치되는지에 상관없이 적용한다. 예를 들면, 영역 어레이 시스템 온 칩(SoCs: System-on-Chips)에서는, I/O셀의 일부의 클러스터가 집적회로내에 분포되어 있다. 또는, I/O링 구성에서, 상기 인터페이스 회로소자는, 상기 집적회로의 주변과 상기 집적회로의 기능회로소자를 둘러싸는 I/O링의 형태를 취한다. 이들의 모든 각종 구성에서는, (일반적으로 ESD보호 요구사항으로 인한) 상술한 전류 반송 제약은 I/O셀내에 설치된 전원선 구조의 사이즈로 이루어질 수 있는 축소에 한계가 있기 때문에, I/0회로소자가 차지한 영역을 축소할 수 있는 정도에 한계가 있으므로, 상기 집적회로의 크기로 이루어질 수 있는 축소에 제한이 있다.
따라서, 필요한 전원을 집적회로의 인터페이스 회로소자에 제공하는 개선된 구성을 제공하고, 전류 반송 요구사항을 계속 충족시키는 것이 바람직하다.
제1 국면에서 본 본 발명의 집적회로는, 상기 집적회로에서 필요한 처리기능을 행하도록 구성된 기능 부품으로 이루어진 기능회로소자; 상기 기능회로소자와 상기 집적회로 외부의 부품과의 사이에 인터페이스를 제공하도록 구성되고, 인터페이스 부품이 제1전원으로 동작하도록 구성된 복수의 인터페이스 셀로 이루어진 인터페이스 회로소자를 구비하고; 각 인터페이스 셀은, 그 폭을 가로질러 연장되는 전원선부를 내장하고, 상기 제1전원을 상기 인터페이스 부품에 제공하기 위해, 상기 복수의 인터페이스 셀이 공유한 전원선 구조를 제공하기 위해 다른 인터페이스 셀의 상기 전원선부와 상호작용하도록 구성되고; 각 전원선부는 제1공급선부와 제2공급선부를 구비하고, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있고, 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 불충분하게 지원하도록 되어 있고; 각 인터페이스 셀은 상기 제2공급선부가 그 인터페이스 셀 외부의 전류 반송 구조에 접속되도록 상기 인터페이스 회로소자내에 배치되어, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있다.
본 발명에 따라, 하나의 인터페이스 셀내의 상기 전원공급선부는 제1공급선부와 제2공급선부를 구비하지만, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 현재 반송 제약을 충분하게 지원하도록 되어 있는 한편, 상기 제2공급선부의 사이즈는 상기 인터페이스 회로소자의 현재 반송 제약을 충분하게 지원하도록 되어 있지 않다. 그러나, 각 인터페이스 셀의 제2공급선부가 그 인터페이스 셀 외부의 전류 반송 구조에 접속되어 있다. 이 때문에, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있다.
상기 제2공급선부의 사이즈가 상기 전류 반송 제약을 충분하게 지원하도록 되어 있지 않으므로, 상기 전원선부의 전체 영역 요구사항을 감소시키기 때문에, 그 인터페이스 셀의 사이즈를 축소시킬 수 있다. 그럼에도 불구하고, 상기 전류 반송 제약을 그래도 충족할 수 있다. 특히, 가장 실용적인 응용에 있어서 주요 전류 반송 제약은 상기 ESD 보호 요구사항이 부과한 것이고, 비록 제2공급선부 자신의 사이즈가 그러한 전류를 충분하게 조정하도록 되어 있지 않을 수도 있지만, 상기 접속된 전류 반송 구조와 결합하여, 제2공급선부의 사이즈는 그 ESD 전류를 충분하게 조정하도록 되어 있다.
따라서, 본 발명의 해결책을 이용하여, 상기 전원선 구조에 관련된 영역은 상당히 감소될 수 있고, 또한 전류 반송 제약을 그래도 충족시킬 수 있다. 이 때문에, 인터페이스 셀들의 사이즈를 축소할 수 있어, 상기 집적회로의 전체 사이즈를 축소할 수 있다.
상기 인터페이스 회로소자내에 상기 인터페이스 셀들을 배치할 수 있는 방식이 많이 있다. 그러나, 일 실시예에서, 상기 복수의 인터페이스 셀은 상기 폭에 수직한 길이 제원을 따라 쌍으로 배치되어, 한 쌍의 하나의 인터페이스 셀이 가장자리(edge) 경계에서 그 쌍의 다른 인터페이스 셀에 인접한다.
이러한 실시예들내에서, 인터페이스 셀들의 쌍마다, 상기 쌍의 인터페이스 셀들의 제2공급선부 사이에 접속부가 설치되어도 되어, 상기 쌍의 인터페이스 셀마다 그 인터페이스 셀 외부의 전류 반송 구조는 상기 쌍의 다른 인터페이스 셀의 제2공급선부에 의해 제공된다. 따라서, 상기 쌍으로 된 인터페이스 셀들의 제2공급선부를 상호연결하여서 제공된 제2공급선 구성은, 상기 인터페이스 회로소자의 전류 반송 제약을 지원하는 충분한 전류 반송 능력을 제공한다. 이러한 해결책은 특히 콤팩트하고 효율적인 설계를 제공한다.
각 인터페이스 셀의 제2공급선부를 구성할 수 있는 방식이 많이 있다. 일 실시예에서, 인터페이스 셀의 각 쌍내에서, 인터페이스 셀들은, 이들의 제2공급선부가 상기 가장자리 경계에 인접하게 설치되도록 구성된다. 이는, 하나의 인터페이스 셀의 제2공급선부가 상기 쌍의 다른 인터페이스 셀에서 제2공급선부에 쉽게 접속될 수 있는 것을 향상시킨다.
각 쌍내의 인터페이스 셀들은, 제2공급선부의 상호연결을 용이하게 하도록 다르게 구성되어도 된다. 그러나, 일 실시예에서, 인터페이스 셀들의 각 쌍은 2개의 동일한 인터페이스 셀로 형성되고, 상기 인터페이스 회로소자내에 상기 인터페이스 셀들을 제공할 때에, 그 쌍에서 하나의 인터페이스 셀의 방향은, 상기 쌍의 다른 인터페이스 셀의 방향에 대해 길이 제원으로 뒤집혀서, 상기 쌍의 양쪽 인터페이스 셀의 경우 상기 제2공급선부는 상기 가장자리 경계에 인접하게 설치된다. 이러한 해결책에 의해, 각 쌍에서 양쪽의 인터페이스 셀에 대해 동일한 인터페이스 셀 설계를 이용할 수 있고 제2공급선부를 쉽게 상호연결할 수 있다.
한 쌍의 인터페이스 셀들의 제2공급선부를 접속할 수 있는 방식이 많이 있다. 그렇지만, 일 실시예에서, 상기 쌍의 각 인터페이스 셀은, 상기 가장자리 경계에서 상기 인터페이스 셀의 끝의 접속영역을 포함하고, 이 접속영역을 거쳐 상기 쌍의 인터페이스 셀들의 제2공급선부간의 접속이 이루어진다. 상기 접속영역은, 다양한 형태를 취할 수 있지만, 일 실시예에서 상기 가장자리 경계에 대향하는 인터페이스 셀의 끝에 설치된 1개 이상의 접속 핀을 구비한다. 이 때문에, 하나의 인터페이스 셀에서의 핀들을 상기 쌍의 다른 인터페이스 셀에서 대응한 핀들에 인접시켜서 접속할 수 있다.
상술한 실시예에서는 상기 인터페이스 셀들이 상기 길이 제원을 따라 쌍으로 배치되되, 각 쌍의 인터페이스 셀들의 제2공급선부가 상호연결되어 있지만, 이렇게 하여 인터페이스 셀들을 배치하는 요구사항은 없다. 실제로, 앞서 설명한 영역 어레이SoCs와 같이, 특정한 인터페이스 회로소자의 구성으로 그러한 인터페이스 셀들을 짝지을 수 있고, 그 인터페이스 회로소자의 다른 구성은 이러한 짝짓기를 지원하지 않을 것이다. 예를 들면, 상술한 I/0 링 구성에서는, 상기 인터페이스 회로소자가 I/O링을 형성하기 위해 상기 칩의 주변에 복수의 인터페이스 셀이 나란히 배치되는 I/0링의 형태를 취한다. 일반적으로, 상기 I/0링은, 하나의 깊은 I/O셀일 뿐이고, 이에 따라, 이러한 구성에서는 그 셀들의 길이 제원을 따라 상기 인터페이스 셀들을 쌍으로 배치하는 것이 가능하지 않다. 그러나, 일 실시예에 따라, 상기 인터페이스 셀은, 인터페이스 셀 외부의 전류 반송 구조와의 접속이 본 발명의 사이즈 축소 이점을 실현할 수 있도록 구성될 수도 있다.
특히, 일 실시예에 따라, 상기 전원선 구조는 상기 인터페이스 부품 위에 놓이는 하나 이상의 전력층에 설치되어 있고, 상기 집적회로는 상기 하나 이상의 전력층 위에 놓이는 적어도 하나의 추가의 층을 더 포함하고, 상기 전류 반송구조는, 그 적어도 하나의 추가의 층에 설치된다. 따라서, 이러한 실시예에서, 하나의 인터페이스 셀의 상기 전류 반송 구조는, 다른 인터페이스 셀의 일부로 설치되어 있지 않지만, 대신에 적어도 하나의 추가의 층에 설치된 구조로 설치되어 있다. 일 특별한 실시예에서, 이러한 전류 반송 구조는, 다른 미활용되지 않는 상기 적어도 하나의 추가의 층의 영역에 설치됨에 따라서, 상기 전류 반송 구조를 설치한 결과 어떠한 추가의 영역 요구도 하지 않는다.
일 실시예에서, 상기 적어도 하나의 추가의 층은 재배선층(redistribution layer)을 포함하고, 각 인터페이스 셀은 패드 액세스 단자를 갖고, 상기 재배선층은 상기 패드 액세스 단자와 상기 집적회로 외부의 범프 접속 접속부간의 접속로를 설치하는데 사용된다. 이러한 실시예에서, 상기 전류 반송 구조는, 상기 접속로에 사용되지 않는 상기 재배선층의 영역에 설치될 수 있다. 따라서, 상기 전류 반송 구조의 설치는, 상기 재배선층의 주 목적에 영향을 주지 않고, 다른 미사용된 재배선층의 일부에 제공될 수 있다.
일 실시예에서, 상기 인터페이스 회로소자는, 상기 기능회로소자의 주변에 설치된 인터페이스 링으로서 배치되고, 상기 전원선 구조는, 적어도 하나의 전원선이 상기 인터페이스 링 둘레에 연장되어 있다.
일 실시예에서, 각 인터페이스 셀은, 상기 폭에 수직한 길이 제원으로 상기 인터페이스 셀의 제1 끝이 상기 기능회로소자에 인접하고 제2 끝이 상기 기능회로소자로부터 멀리 떨어져 있도록, 상기 인터페이스 링에 배치되고, 상기 제2공급선부는 상기 제1 끝보다 상기 제2 끝에 가까운 구역에 설치되어 있다. 따라서, 상기 제2공급선부는 상기 인터페이스 링의 외부 가장자리를 향해 배치되어 있다.
이러한 일 실시예에서, 상기 패드 액세스 단자는, 상기 제1 끝과 상기 제2공급선부 사이에 위치되어 있고, 상기 패드 액세스 단자와 상기 범프 접속부 사이의 상기 접속로는 상기 기능회로소자를 향한 방향으로 연장되어 있고, 상기 전류 반송 구조는 적어도 부분적으로 상기 제2공급선부 위에 있는 상기 재배선층의 영역에 설치되어 있다. 이러한 구성에서는, 상기 적어도 부분적으로 상기 제2공급선부 위에 있는 상기 재배선층의 상기 영역은 상기 패드 액세스 단자와 상기 범프 접속부 사이의 상기 접속로를 형성하는데 사용되지 않고, 이에 따라, 상기 전류 반송 구조는, 어떠한 추가의 제약을 두지 않거나 상기 재배선층내의 상기 접속로들의 설치시 복잡하지 않는 영역에 쉽게 설치될 수 있다. 또한, 그리고, 예를 들면 적절한 비아(via) 접속을 사용하여 상기 전류 반송 구조를 상기 제2공급선부에 비교적 접속하기가 쉽다.
일 실시예에서, 상기 제1공급선부는 상기 제1전원용의 동작전압레벨과 접지전압레벨 중 한쪽을 제공하고, 상기 제2공급선부는 상기 제1공급선부가 제공하지 않는 다른 전압레벨을 제공한다. 특별한 일 실시예에서, 상기 제2공급선부는 상기 제1전원용의 상기 접지전압레벨을 제공하도록 구성된다.
상기 인터페이스 회로소자는 주로 제1전원으로 작동하도록 구성되지만, 상기 기능회로소자 자신은 여기서 제2전원이라고 언급된 다른 전원으로 작동하도록 구성되어도 된다. 그리고, 이러한 일부의 실시예에서, 상기 인터페이스 셀 중 적어도 일부는 상기 제2전원으로 작동하도록 구성된 추가의 인터페이스 부품을 구비한다. 이러한 경우에, 각 인터페이스 셀의 상기 전원선부는, 상기 제2전원을 상기 추가의 인터페이스 부품에 제공하는데 사용된 공급선부를 더 구비하도록 구성되어도 된다. 따라서, 이러한 실시예에서, 상기 전원선 구조는 다수의 다른 전원을 제공할 필요가 있어, 그 전원선 구조의 영역 요구사항은 특히 문제가 될 수 있다. 따라서, 이 실시예들에서, 상기 기술한 기술의 이용은, 전원 중 하나를 위해 제공된 공급선에 관련된 영역을 상당히 축소시킬 수 있으므로, 특히 이롭다.
상기 전류 반송 제약은 많은 이유로 일어날 수 있다. 예를 들면, 일렉트로마이그레이션, 저항률, IR드롭 등으로 모두 전류 반송 제약이 생길 수 있다. 그러나, 일 실시예에서, 전류 반송 제약의 주요 원인은, 집적회로의 정전기 방전(ESD) 전류 요구사항 때문이다.
제2 국면에서 본 본 발명은, 집적회로의 기능회로소자와 그 집적회로 외부의 부품과의 사이에서 인터페이스를 제공하는 상기 집적회로의 인터페이스 회로소자내에서 사용하기 위한 인터페이스 셀을 제공하고, 상기 인터페이스 셀은, 제1전원으로 작동하도록 구성된 적어도 하나의 인터페이스 부품; 및 상기 제1전원을 상기 적어도 하나의 인터페이스 부품에 제공하기 위해서, 상기 인터페이스 셀의 폭을 가로질러 연장되며, 다른 인터페이스 셀들과 공유된 전원선 구조를 제공하기 위해 상기 다른 인터페이스 셀들의 전원선부와 상호작용하도록 구성된 상기 전원선부를 구비하고; 상기 전원선부는 제1공급선부와 제2공급선부로 이루어지고, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있고, 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 불충분하게 지원하도록 되어 있고; 상기 제2공급선부는 상기 인터페이스 셀 외부의 전류 반송 구조와 접속하도록 구성되어, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있다.
제3 국면에서 본 본 발명은, 본 발명의 제2 국면에 따른 인터페이스 셀을 구비하는 셀 라이브러리를 포함하는 컴퓨터 기억매체를 제공한다. 이 컴퓨터 기억매체는, 비일시적 형태와 일시적 형태를 포함하는 다양한 형태를 취할 수 있지만, 일 실시예에서는, 비일시적 컴퓨터 기억매체다.
본 발명은 아래의 첨부도면에 도시된 것과 같은 실시예들을 참조하여 예시로만 한층 더 설명하겠다:
도 1은 실시예들의 기술을 이용할 수 있는 집적회로의 개략도이고,
도 2는 일 실시예에 따른 개개의 I/0셀내의 부품이 다른 전력 영역으로 작동하는 모양을 나타내고,
도 3은 종래기술의 구성에 따른 I/0셀에 관련된 전원선부를 나타내고,
도 4는 일 실시예에 따른 I/0셀에 관련된 전원선부를 나타내고,
도 5는 I/0셀이 일 실시예에 따른 길이 제원을 따라 쌍으로 배치되는 모양을 나타내고,
도 6은 실시예들의 기술을 이용할 수 있는 집적회로의 다른 구성의 개략도이고,
도 7은 일 실시예에 따른 상기 집적회로내에 설치된 각종 층의 개략도이고,
도 8은 특정 실시예의 기술들을 활용할 수도 있는 플립칩 구현의 개략도이고,
도 9a 및 9b는 일 실시예에서 상기 I/0셀들의 DVSS선에 접속하기 위한 전류 반송 구조를 제공하는데 RDL층이 사용되는 모양을 나타내고,
도 10은 다른 실시예에 따른 I/O셀에 관련된 전원선부를 나타낸다.
도 1은 실시예들의 기술을 이용할 수 있는 집적회로의 개략도다. 도 1에 도시된 것처럼, 집적회로(10)는, 그 집적회로의 필요한 처리 기능을 행하도록 구성된 복수의 기능 부품(17)으로 이루어진 기능회로소자(15)를 구비한다. 그 기능회로소자(15)내에 개개의 기능 부품을 설치할 수 있는 방식은 많다. 예를 들면, 공지된 일 기술에서는, 상기 집적회로의 레이아웃을 생성하기 위해서 계획적 집적회로의 기능 설계(예를 들면, 그 설계의 게이트 레벨 선 목록이나 레지스터 전송 언어 상위 표시의 형태)와 일련의 표준 셀(표준 셀은, 기능 부품을 정의하고, 상기 기능 설계에 따라 상기 집적회로의 레이아웃을 조립하기 위한 "빌딩 블록"이다)을 이용하는 자동 툴을 제공한다. 일 실시예에서, 상기 기능회로소자(15)의 기능 부품(17)의 적어도 일부는 상기와 같은 표준 셀로 형성된다.
도 1의 집적회로(10)는 격자상(area array) 형태를 갖고, 여기서 I/0셀의 일부의 클러스터(20,25,30)는 상기 집적회로내에 배선되어 있다. I/0클러스터(20,25,30) 각각도 마찬가지로 배치되긴 하지만, 각 클러스터내에 다른 수의 I/0셀에 따라 사이즈가 달라질 수 있다. I/0클러스터(30)의 예를 참조하여 도 1에 도시된 것처럼, 특정 I/0 클러스터내에는, I/0셀(35)의 여러 가지 행이 설치되어 있다. 각 행내에는, I/0셀들이 인접한 구성으로 나란히 배치되고, 각 I/0셀이 셀 폭과 셀 길이(그 셀 길이를 셀 높이라고도 함)를 갖는 것이 일반적이다.
상기 기능회로소자의 기능 부품을 구성하는 표준 셀들을 제공하는데 사용된 셀 라이브러리와 같이, 셀 라이브러리도 각 I/O클러스터를 구성하는데 사용된 각종 I/0셀(35)을 제공하는데 사용되어도 된다.
각 I/0셀은 그 폭을 가로질러 연장되는 전원선부를 구비하는 것이 일반적이고, 그리고 전원선 구조는, 하나의 인터페이스 셀내의 전원선부가 인접한 인터페이스 셀내의 전원선부에 접촉하도록 인접한 구성으로 상기 인터페이스 셀들을 위치시켜서 다수의 전원선부로 형성된다. 셀들을 연결하는 것은, I/0셀의 일 행을 통해 동작하는 전원선들을 I/0셀의 다른 행을 통해 동작하는 전원선들과 접속하는데 사용될 수 있다. 이 때문에, 전원선 구조는 각 클러스터의 인터페이스 셀들을 통해 연장되고, 하나 이상의 전원을 그들의 I/0셀내의 인터페이스 부품에 제공하는데 사용될 것이다. 전원선 구조는, 여기서는 전력레일이라고도 하는 복수의 전원선으로 이루어지는 것이 일반적이다.
일반적으로, 상기 인터페이스 회로소자(20,25,30)는, 주로 제1전원을 이용하여 I/0전력영역에서 작동한다. 이와 대조하여, 상기 기능회로소자(15)는, 상기 제1전원과 다른 제2전원을 이용하여 코어 전력영역에서 작동하는 것이 일반적이다. 도 2에 도시된 것처럼, 각 I/0셀(35)의 대부분의 부품(39)은 제1전원으로 작동하는 것이 일반적이지만, 많은 I/0셀도 상기 코어 전력영역의 제2전원으로 작동하는 적은 수의 인터페이스 부품(37)을 구비한다. 따라서, 일반적으로, I/O클러스터내의 전원선 구조의 각종 전력선이 상기 제1전원과 상기 제2전원을 제공할 수 있는 것이 필요하였다.
도 3은 개개의 I/0셀(40)내에 설치되고, 상기 전원선 구조를 생성하기 위해서 인접한 I/0셀에 대응한 전원선부와 인접한 구성으로 위치되도록 구성된 종래기술의 전원선부의 개략도다. 도시된 예에서, I/O전력영역의 제1전원은 동작전압부(60)(여기서는 DVDD레일부라고도 함)와 접지 전압부(65)(여기서는 DVSS레일부라고도 함)에서 제공된다. 상술한 것처럼, 상기 I/O셀내의 대부분의 인터페이스 부품은, 이들 2개의 전압레일부로부터의 전원을 받을 것이다.
추가로, 2개의 또 다른 부분은, 도 3에 VDD레일부(55)와 VSS레일부(50)에 의해 도시된 것처럼, 제2전원의 동작전압 및 접지전압을 공급하도록 설치되어 있다.
도 3에 도시된 실시예에서, 전원선부의 각종 부(50,55,60,65) 각각은, 실제로 I/O셀의 폭을 가로질러 연장되는 복수의 금속선으로 구현된다. DVDD레일부(60)와 DVSS레일부(65)에 관련된 개개의 금속선의 수는, VDD레일부(55)와 VSS레일부(50)를 위해 설치된 선의 수보다 많은 것이 일반적이다. 이것은, I/O전력영역에서 전류 반송 요구사항이 상당히 많은 것이 일반적이다는 사실에 기인한다. 이것은, 주로 I/O전력영역의 제1전원을 사용하여 I/O셀에서의 인터페이스 부품에 기인하고, 또한 ESD 이벤트 동안에 관찰된 비교적 고전류가 주로 그 레일부(60,65)를 통해 보내진다는 사실에 기인한다. 상기 VDD 및 VSS레일부는, 그 보다 낮은 전류를 처리할 수 있어야 하기 때문에, 많은 개개의 선으로서 필요하지 않다.
상기 제1 및 제2 전원의 실제 전압레벨은, 실시예에 따라 달라질 수도 있다. 제2전원이 1볼트이하이지만, I/0전력영역에서 사용된 제1전원은 일반적으로 보다 높다, 예를 들면, 1.5볼트, 1.8볼트 또는 2.5볼트이다.
또한, 도 3에 도시된 것처럼, 패드 액세스 접속부(70)는, 각종 레일부를 설치하는데 사용된 동일한 금속층내에 설치되는 것이 일반적이고, 이에 따라 I/0셀이 상기 집적회로 외부의 부품에 접속될 수 있다. 도 3에 도시된 것처럼, 상기 전원선부를 형성하는 각종 레일부는, I/0셀의 대부분의 셀 높이를 차지하고, 실제로 이들의 각종 레일부의 사이즈 요구사항은 임의의 특별한 구현에 있어서 셀 높이를 얼마나 감소시킬 수 있는지에 한계를 두는 것이 일반적이다.
상기 실시예에서는, 그 전원선부가 차지하는 영역을 감소시킬 수 있도록 각 I/0셀내의 전원선부를 재설계함에 따라서, I/0셀의 사이즈를 축소시킬 수 있다.
특히, 도 4에 도시된 것처럼, I/0셀(100)은, 도 3의 종래기술의 구성처럼 VSS레일부(50), VDD 레일부(55), DVDD레일부(60) 및 패드 액세스 접속부(70)를 보유한다. 그렇지만, 축소 높이 DVSS레일(105)은 도 3의 DVSS레일부 대신에 설치된다. 상기 축소 높이 DVSS레일부(105)내의 개개의 금속선(110)은, 접속부(115)와 관련된 비아들(도 4의 "X"로 나타냄)을 거쳐 함께 단락되어 있다. 상기 접속부(115)는 I/0셀의 가장자리를 따라 접속 핀(120)에서 끝난다.
DVDD레일부(60)의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약(이 제약은 집적회로의 ESD 전류 요구사항에 기인하는 것이 일반적임)을 충분히 지원하도록 되어 있지만, 상기 축소 높이DVSS레일부(105)의 사이즈는 그 전류 반송 제약을 충분히 지원하도록 되어 있지 않다. 상기 DVDD 레일부의 사이즈가 상기 전류 반송 제약을 충분히 충족될 수 있는 방식이 많이 있다. 이것은, DVDD레일부에서 개개의 금속선들의 수가 그들의 단면영역과 결합하여, 상기 전류 반송 제약이 부과하는 필요한 전류를 반송할 수 있기에 충분하도록 배치하여서 이루어진다. 상기 축소 높이 DVSS 레일부(105)에 관하여, 개개의 금속선들의 수 및/또는 그 선들에 관련된 단면영역은, 그 선들 자신이 전류 반송 제약에 관련된 전류를 반송할 수 있기에 불충분하다.
그러나, 나머지 도면을 참조하여 설명할 것처럼, 축소 높이 DVSS레일부(105)에서 제공한 공급선부는, I/O셀 외부의 전류 반송 구조와 접속될 수 있으므로, 상기 접속된 전류 반송 구조와 결합하여 공급선부의 사이즈는 전류 반송 제약을 충분히 지원하도록 되어 있다.
이 전류 반송 구조를 제공하는데 사용될 수 있는 일 실시예의 구성은, 도 5에 개략적으로 도시되어 있다. 도 5에 도시된 것처럼, I/0클러스터의 1행(165)에서의 I/O셀(150,155,160)은, I/0클러스터의 인접 행(185)에서의 대응한 셀(170,175,180)과 짝을 이룬다. 일 실시예에서, I/O셀 모두는 도 4에 도시된 것과 같은 레일부의 기본 구성이 같지만, 제2행(185)내에는, 상기 셀의 방향이, 상기 인터페이스 회로소자내에 인터페이스 셀들을 제공할 때 길이 제원에 있어서 뒤집혀, 각 쌍에서 인터페이스 셀 양쪽의 경우, 축소 높이 DVSS레일부(105)는 상기 가장자리 경계(197)를 따라 서로 인접한다. 특히, 도 5에 도시된 것처럼, 제1행(165)내의 DVSS레일(190)은, 그들의 접속 핀(120)을 거쳐 제2행(185)에서 대응한 DVSS레일(195)과 접속된다.
따라서, 이러한 실시예에서, 제1행(165)의 셀 150,155,160마다, 그 인터페이스 셀 외부의 전류 반송 구조는, 제2행(185)에서 대응한 셀의 DVSS레일에 의해 제공된다. 반대로, 제2행(185)의 셀170,175,180마다, 상기 인터페이스 셀 외부의 전류 반송 구조는, 제1행(165)의 대응한 셀의 DVSS레일에 의해 제공된다.
이 때문에, 개개의 I/0셀 각각의 셀 높이가 축소될 수 있고, 반드시 그 인터페이스 회로소자의 전류 반송 제약도 충족시키도록 한다.
인접 행에서의 I/0셀들의 짝짓기는 도 1에 개략적으로 도시된 것과 같은 I/0클러스터를 이용하여 집적회로내에 매우 효율적인 구성을 제공할 수 있지만, 이러한 해결책은 모든 경우에 사용될 수 없다. 특히, I/O링을 이용하는 집적회로에 있어서, 상기 개개의 I/0셀은, 그 링내에 나란히 배치되는 것이 일반적이고, 다수의 I/0셀은 셀의 폭에 수직한 길이 제원에 있어서 서로 반대하여 놓여 있지 않다. 도 6에는, 이러한 집적회로의 구성이 도시되어 있다. 여기서, 집적회로(200)는, 코어 전력영역에서 작동하고, 집적회로에서 필요로 하는 처리 기능을 행하도록 구성된 복수의 기능 부품(215)으로 이루어진, 기능회로소자(210)를 구비한다. 개개의 기능 부품(215)은, 도 1의 기능 부품(17)에 대해 앞서 설명한 것과 같은 동일한 기술을 사용하여 제공될 수 있다.
상기 기능회로소자(210)는, 상기 기능회로소자와 그 집적회로 외부의 부품간의 인터페이스를 제공하기 위한 인터페이스 회로소자를 형성하는 I/0링(205)에 의해 둘러싸여 있다. 일반적으로, 상기 I/O링은, 특정 I/0접속을 제공하는 복수의 I/0셀(220)로 이루어진다. 상기 기능회로소자의 기능 부품을 구성하기 위한 표준 셀을 제공하는데 사용된 셀 라이브러리와 같이, 셀 라이브러리를 사용하여 I/0링을 구성하는데 사용된 각종 I/0셀들(220)을 제공하여도 된다.
도 6에 도시된 것처럼, I/O셀은, 하나의 인터페이스 셀에서의 전원선부가 인접한 인터페이스 셀에서의 전원선부에 접촉하도록 그 인터페이스 셀들을 인접한 관계로 위치시켜서 다수의 전원선부로부터 I/0링 둘레에 상기 전원선 구조를 형성하도록 인접한 구성으로 나란히 배치되는 것이 일반적이다. 도 6에 도시된 구성으로 안 것은, 도 5에 제안된 백 투 백(back to back) 관계가 도 6의 실시예에 적용 가능하지 않다는 것이다.
그렇지만, 이후의 도면을 참조하여 설명할 것처럼, 이러한 실시예에서는, I/O셀마다 축소 높이 DVSS레일부(105)와 결합하여 상기 전류 반송 제약을 지원하기에 충분한 전류 반송 용량을 제공하는데 사용될 수 있는 인터페이스 셀 외부의 전류 반송 구조를 제공하는 것도 가능하다. 특히, 도 7에 도시된 RDL층을 취하는 일 실시예에서, 상기 집적회로의 층들 중 하나는, 전류 반송 구조의 제공에 사용될 수 있다.
도 7에 도시된 것처럼, 집적회로는, 예를 실리콘 기판일 수도 있는 기판(300)에 설치된 복수의 층으로 형성된다. 특히, 상기 기판(300) 위에 설치된 제1의 복수의 층은, 상기 집적회로내에는 개개의 기능 부품이 형성된 부품 레벨층(305)을 형성한다. 추가로, 전력 그리드 층(315)도, 각종 기능 부품의 전력 분배 어레이를 확립하도록 제공되고 나서, 전력 그리드층(315)과 부품 레벨층(305) 사이에는 다수의 개재층(310)이 설치되어 기능 부품간을 상호연결시킨다. 이들의 상호연결의 형태는, 직접 점대점 접속, 버싱(bussing) 구조 등과 같은 형태로 다양할 수 있다. 일부의 실시예에서도, 이들 개재층을 사용하여 전력 바이어싱 기능을 행하여도 된다.
I/O링내에 설치된 I/0셀들은, 상기 부품 레벨층(305), 상기 개재층(310) 및 일반적으로 전력 그리드층(315)을 통해 연장되는, 거의 상기 집적회로의 전체 수직 높이를 차지할 것이다. 상기 전력 그리드층(315)의 일부로서 설치된 상부 금속층에는 전원선부와 패드 액세스 접속부가 설치되어 있는 것이 일반적이다.
도 7에 도시된 것처럼, 상기 전력 그리드층(315) 보다 위에는 적어도 하나의 추가의 층이 있어도 된다. 예를 들면, 재배선(RDL)층(320)은, 특정 부품을 상기 집적회로 외부의 다른 부품에 접속할 수 있도록 설치되어도 된다. 예를 들면, 그 각종 I/0셀내에 앞서 언급한 패드 액세스 접속부(70)를 고려하면, 상기 재배선층은, I/0셀의 패드 액세스 단자와 상기 집적회로 외부의 범프 접속부와의 사이의 접속로를 제공하는데 사용될 수 있다. 이러한 범프 접속부는, 도 8을 참조하여 한층 더 후술하듯이, 플립칩 구현에 설치되어 있다.
도 8은 플립칩 구현을 개략적으로 나타낸 것이다. 이러한 구현에 있어서, 인쇄회로 기판(PCB)(370)에는, 다수의 접속 볼(380)이 구비되어 있고, 그 PCB(370)상에 설치된 각 집적회로는, 복수의 범프(360)를 거쳐 상기 PCB에 결합되어 있다. 이러한 일 집적회로는, 도 8에 집적회로(350)로 도시되어 있다. 그 집적회로가 반전된("뒤집힌") 구성으로 상기 PCB에 실장되어 있음으로써, 상기 기판은 상기 PCB로부터 멀리 떨어져 있고, 상기 RDL층은 상기 집적회로(350)와 상기 PCB(370)를 접속하는 범프들(360)의 접촉층을 제공한다.
상기 범프들은, 외부 신호들을 상기 집적회로(200)내의 기능 부품의 특정 블록들에 접속하기 위한 상당한 유연성을 제공하는, x치수와 y치수 양쪽에서 어레이로서 형성된다. 특히, 이러한 모든 신호를 I/O링을 거쳐 집적회로(200) 상에 경로배정될 필요는 없다. 또한, I/O셀들은, 자신의 패드 액세스 접속부(70)를 거쳐 아주 다양한 다른 범프 접속부에 접속될 수 있으므로, 라우팅 유연성을 향상시킬 수 있다.
도 9a 및 9b는 개개의 I/O셀내에 DVSS레일부에 접속하기 위한 추가의 전류 반송 구조를 제공하는데 상기 RDL층을 사용하여도 되는 모양을 나타낸다. 특히, 도 9a는 다수의 I/O셀(400,415,430,445)을 나타내고, 각 I/O셀은 대응한 패드 액세스 접속부 405,420,435,450을 각각 갖는다. 비아 접속을 이용하여, 각 패드 액세스 접속부는 RDL층에서의 RDL접속로(410,425,440,455)에 접속될 수 있고, 이 RDL접속로를 거쳐 상기 각종 패드 액세스 접속부가 적절한 범프 접속부에 접속될 수 있다. 간략을 기하기 위하여, 도 9a에는 하나의 범프 접속부, 즉 RDL 접속로(425)를 거쳐 I/0셀(415)의 패드 액세스 접속부(420)에 접속된 범프 접속부(460)만이 도시되어 있다. 또한, 도 9a에 도시된 것처럼, RDL층의 다른 미사용된 영역에서는, 각 셀(400,415,430,445)에서 필요로 한 전류 반송 구조를 제공하는 (예를 들면, 폭이 넓은 금속 도전성 스트립으로서) RDL 오버레이 구조(465)를 제공할 수 있다.
이러한 구성을 상기 셀(415)의 예에 대해 도 9b에 보다 상세히 도시하였다. 여기서 알 수 있듯이, 상기 패드 액세스 접속부(420)는, 상기 RDL층에서 접속로(425)에 비아(427)에 의해 접속되고 나서, 범프 접속부(460)에 접속된다.
각종 DVSS레일은 참조부호 475로 도시되어 있고, 각 레일은 비아 접속부를 거쳐 RDL오버레이(465)에 접속된다. 이 때문에, 상기 축소 높이 DVSS레일부는, 상기 RDL오버레이(465)와 결합해서 작동하여 상기 인터페이스 회로소자의 전류 반송 제약을 지원하는 충분한 전류 반송 능력을 제공한다. 이에 따라 도 3의 종래기술의 구성과 비교하면 I/0셀 높이를 축소시킬 수 있다. 완전함을 기하기 위해서, 도 9b에는 I/O셀에서의 그 밖의 전력레일이 점선 박스(470)로 나타내어져 있다.
도 4의 I/O셀 구성을 사용하여 도 9a 및 9b의 I/O셀(400,415,430,445)을 형성할 수 있지만, 상기 접속 핀(120)이 필요하지 않다. 따라서, 도 9a 및 9b의 구성에 있어서, I/O셀의 보다 일반적인 구조가 도 10에는 I/O셀(500)로 도시되어 있다. I/O셀 500은, 도 4의 I/O셀 100과 같은 것이 필수적이지만, 도 4에 도시된 접속 핀(120)이 없다. 그러나, 상기 DVSS레일부에서도 마찬가지로 축소할 수 있다.
간략을 기하기 위해서, 또한, 도 10의 I/O셀은, 상기 축소 높이 DVSS레일부의 개개의 금속선들이 상호연결선을 거쳐 함께 단락된 것으로서 도시되어 있지 않다. 그러나, 이러한 선들의 단락도 도 10의 I/O셀내에 구현될 수 있다. 실제로, 이러한 선들의 단락도, 도 10의 실시예와 도 4의 앞서 설명한 실시예 양쪽에서, 각종의 다른 레일부(50,55,60)내에 행해질 수 있다.
상술한 실시예로부터 안 것은, 이러한 실시예에 의해 전원선 구조에 관련된 전체 영역을 감소시켜서, 상기 집적회로의 인터페이스 회로소자를 구성하는데 사용된 개개의 I/O셀의 크기를 축소할 수 있다는 것이다. 이는, 상기 전류 반송 제약을 충족시킬 수 있으면서 이루어진다. 특히, 제1 공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있지만, 상기 제2 공급선부의 사이즈는 지원하도록 되어 있지 않는 대신에, 제2 공급선부는 인터페이스 셀 외부의 전류 반송 구조에 접속되어, 상기 접속된 전류 반송 구조와 결합하여 제2 공급선부의 사이즈는 그 전류 반송 제약을 충분하게 지원하도록 되어 있다.
상술한 실시예에서는 제2 공급선부를 DVSS레일부로 하지만, 대신에 다른 실시예에서는 다른 레일부 중 하나가 외부 전류 반송 구조에 접속된 제2 공급선부로서 구성될 수 있었다는 것을 알 것이다. 예를 들면, 일 실시예에서는, 상기 DVDD레일부를 제2 공급선부로서 구성하여도 된다.
여기에서는 특정한 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않고, 본 발명의 범위내에서 많은 변형 및 추가를 행하여도 된다. 예를 들면, 이하의 종속항의 특징들과 독립항의 특징들을 본 발명의 범위로부터 벗어나지 않고 여러 가지로 조합할 수 있다.

Claims (18)

  1. 집적회로로서,
    상기 집적회로에서 필요한 처리기능을 행하도록 구성된 기능 부품으로 이루어진 기능회로소자와;
    상기 기능회로소자와 상기 집적회로 외부의 부품과의 사이에 인터페이스를 제공하도록 구성되고, 인터페이스 부품이 제1전원으로 동작하도록 구성된 복수의 인터페이스 셀로 이루어진 인터페이스 회로소자를 구비하고;
    각 인터페이스 셀은, 그 폭을 가로질러 연장되는 전원선부를 내장하고, 상기 제1전원을 상기 인터페이스 부품에 제공하기 위해, 상기 복수의 인터페이스 셀이 공유한 전원선 구조를 제공하기 위해 다른 인터페이스 셀의 상기 전원선부와 상호작용하도록 구성되고;
    각 전원선부는 제1공급선부와 제2공급선부를 구비하고, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있고, 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 불충분하게 지원하도록 되어 있으며;
    각 인터페이스 셀은 상기 제2공급선부가 그 인터페이스 셀 외부의 전류 반송 구조에 접속되도록 상기 인터페이스 회로소자내에 배치되어, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있는, 집적회로.
  2. 제 1 항에 있어서,
    상기 복수의 인터페이스 셀은 상기 폭에 수직한 길이 제원을 따라 쌍으로 배치되어, 한 쌍의 하나의 인터페이스 셀이 가장자리 경계에서 그 쌍의 다른 인터페이스 셀에 인접하는, 집적회로.
  3. 제 2 항에 있어서,
    인터페이스 셀들의 쌍마다, 상기 쌍의 인터페이스 셀들의 제2공급선부 사이에 접속부가 설치되어, 상기 쌍의 인터페이스 셀마다 그 인터페이스 셀 외부의 전류 반송 구조는 상기 쌍의 다른 인터페이스 셀의 제2공급선부에 의해 제공되는, 집적회로.
  4. 제 3 항에 있어서,
    인터페이스 셀의 각 쌍내에서, 상기 인터페이스 셀들은, 이들의 제2공급선부가 상기 가장자리 경계에 인접하게 설치되도록 구성되는, 집적회로.
  5. 제 4 항에 있어서,
    인터페이스 셀들의 각 쌍은 2개의 동일한 인터페이스 셀로 형성되고, 상기 인터페이스 회로소자내에 상기 인터페이스 셀들을 제공할 때에, 그 쌍에서 하나의 인터페이스 셀의 방향은, 상기 쌍의 다른 인터페이스 셀의 방향에 대해 길이 제원으로 뒤집혀서, 상기 쌍의 양쪽 인터페이스 셀의 경우 상기 제2공급선부가 상기 가장자리 경계에 인접하게 설치되는, 집적회로.
  6. 제 3 항에 있어서,
    상기 쌍의 각 인터페이스 셀은, 상기 가장자리 경계에서 상기 인터페이스 셀의 끝의 접속영역을 포함하고, 이 접속영역을 거쳐 상기 쌍의 인터페이스 셀들의 제2공급선부간의 접속이 이루어지는, 집적회로.
  7. 제 1 항에 있어서,
    상기 전원선 구조는 상기 인터페이스 부품 위에 놓이는 하나 이상의 전력층에 설치되어 있고, 상기 집적회로는 상기 하나 이상의 전력층 위에 놓이는 적어도 하나의 추가의 층을 더 포함하고, 상기 전류 반송구조는 상기 적어도 하나의 추가의 층에 설치되는, 집적회로.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 추가의 층은 재배선층을 포함하고, 각 인터페이스 셀은 패드 액세스 단자를 갖고, 상기 재배선층은 상기 패드 액세스 단자와 상기 집적회로 외부의 범프 접속 접속부간의 접속로를 설치하는데 사용되는, 집적회로.
  9. 제 8 항에 있어서,
    상기 전류 반송 구조는, 상기 접속로에 사용되지 않는 상기 재배선층의 영역에 설치되는, 집적회로.
  10. 제 7 항에 있어서,
    상기 인터페이스 회로소자는, 상기 기능회로소자의 주변에 설치된 인터페이스 링으로서 배치되고,
    상기 전원선 구조는, 적어도 하나의 전원선이 상기 인터페이스 링 둘레에 연장되어 있는, 집적회로.
  11. 제 10 항에 있어서,
    각 인터페이스 셀은, 상기 폭에 수직한 길이 제원으로 상기 인터페이스 셀의 제1 끝이 상기 기능회로소자에 인접하고 제2 끝이 상기 기능회로소자로부터 멀리 떨어져 있도록, 상기 인터페이스 링에 배치되고, 상기 제2공급선부는 상기 제1 끝보다 상기 제2 끝에 가까운 구역에 설치되어 있는 집적회로.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 추가의 층은 재배선층을 포함하고, 각 인터페이스 셀은 패드 액세스 단자를 갖고, 상기 재배선층은 상기 패드 액세스 단자와 상기 집적회로 외부의 범프 접속 접속부간의 접속로를 설치하는데 사용되고, 상기 패드 액세스 단자는 상기 제1 끝과 상기 제2공급선부 사이에 위치되어 있고, 상기 패드 액세스 단자와 상기 범프 접속부 사이의 상기 접속로는 상기 기능회로소자를 향한 방향으로 연장되어 있고, 상기 전류 반송 구조는 적어도 부분적으로 상기 제2공급선부 위에 있는 상기 재배선층의 영역에 설치되어 있는, 집적회로.
  13. 제 1 항에 있어서,
    상기 제1공급선부는 상기 제1전원용의 동작전압레벨을 제공하도록 구성되는, 집적회로.
  14. 제 1 항에 있어서,
    상기 제2공급선부는 상기 제1전원용의 접지전압레벨을 제공하도록 구성되는, 집적회로.
  15. 제 1 항에 있어서,
    상기 기능회로소자는 상기 제1전원과 다른 제2전원으로 작동하도록 구성되고,
    상기 인터페이스 셀 중 적어도 일부는 상기 제2전원으로 작동하도록 구성된 추가의 인터페이스 부품을 구비하고,
    각 인터페이스 셀의 상기 전원선부는, 상기 제2전원을 상기 추가의 인터페이스 부품에 제공하는데 사용된 또 다른 공급선부들을 구비하는, 집적회로.
  16. 제 1 항에 있어서,
    상기 전류 반송 제약은, 상기 집적회로의 정전기 방전(ESD) 전류 요구사항에 기인하는, 집적회로.
  17. 집적회로의 기능회로소자와 그 집적회로 외부의 부품과의 사이에서 인터페이스를 제공하는 상기 집적회로의 인터페이스 회로소자내에서 사용하기 위한 인터페이스 셀로서,
    제1전원으로 작동하도록 구성된 적어도 하나의 인터페이스 부품; 및
    상기 제1전원을 상기 적어도 하나의 인터페이스 부품에 제공하기 위해서, 상기 인터페이스 셀의 폭을 가로질러 연장되며, 다른 인터페이스 셀들과 공유된 전원선 구조를 제공하기 위해 상기 다른 인터페이스 셀들의 전원선부와 상호작용하도록 구성된 전원선부를 구비하고;
    상기 전원선부는 제1공급선부와 제2공급선부로 이루어지고, 상기 제1공급선부의 사이즈는 상기 인터페이스 회로소자의 전류 반송 제약을 지원하도록 되어 있고, 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 불충분하게 지원하도록 되어 있고;
    상기 제2공급선부는 상기 인터페이스 셀 외부의 전류 반송 구조와 접속하도록 구성되어, 상기 접속된 전류 반송 구조와 결합하여 상기 제2공급선부의 사이즈는 상기 전류 반송 제약을 충분하게 지원하도록 되어 있는, 인터페이스 셀.
  18. 청구항 17에 기재된 것과 같은 인터페이스 셀을 구비하는 셀 라이브러리를 포함하는 컴퓨터 기억매체.
KR1020150070731A 2014-06-03 2015-05-21 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 KR102276032B1 (ko)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2526825B (en) * 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法
KR20130070521A (ko) * 2011-12-19 2013-06-27 에이알엠 리미티드 집적회로와 이와 같은 집적회로 내부에서 정전 방전 보호를 제공하는 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369382B2 (ja) * 1995-12-11 2003-01-20 東芝マイクロエレクトロニクス株式会社 半導体装置
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
JP2002343839A (ja) * 2001-05-21 2002-11-29 Ricoh Co Ltd 半導体集積回路装置
US7739624B2 (en) * 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
JP2007059449A (ja) * 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
US7872283B2 (en) 2006-11-09 2011-01-18 Panasonic Corporation Semiconductor integrated circuit and multi-chip module
JP5143413B2 (ja) * 2006-12-20 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路
JP5190913B2 (ja) * 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7466581B2 (en) * 2007-03-02 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM design with separated VSS
JP4337904B2 (ja) 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
US7816610B2 (en) * 2007-04-19 2010-10-19 Mediatek Inc. Layout circuit
US7750460B2 (en) * 2008-02-21 2010-07-06 Lsi Corporation Ball grid array package layout supporting many voltage splits and flexible split locations
JP5262401B2 (ja) * 2008-08-01 2013-08-14 富士通セミコンダクター株式会社 半導体装置の設計方法、プログラム及び半導体装置
US8637983B2 (en) * 2008-12-19 2014-01-28 Ati Technologies Ulc Face-to-face (F2F) hybrid structure for an integrated circuit
EP2244292A1 (en) * 2009-04-20 2010-10-27 Nxp B.V. Integrated circuit with ESD protection unit
US8772928B2 (en) * 2011-08-09 2014-07-08 Mediatek Inc. Integrated circuit chip with reduced IR drop
US8645893B1 (en) * 2012-10-23 2014-02-04 Arm Limited Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance
GB2526825B (en) 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091084A (ja) * 2009-10-20 2011-05-06 Nec Corp 半導体装置、およびインターフェースセルの配置方法
KR20130070521A (ko) * 2011-12-19 2013-06-27 에이알엠 리미티드 집적회로와 이와 같은 집적회로 내부에서 정전 방전 보호를 제공하는 방법

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