JP3369382B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3369382B2
JP3369382B2 JP32167195A JP32167195A JP3369382B2 JP 3369382 B2 JP3369382 B2 JP 3369382B2 JP 32167195 A JP32167195 A JP 32167195A JP 32167195 A JP32167195 A JP 32167195A JP 3369382 B2 JP3369382 B2 JP 3369382B2
Authority
JP
Japan
Prior art keywords
power supply
wiring
cell
cells
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32167195A
Other languages
English (en)
Other versions
JPH09162294A (ja
Inventor
俊和 清
友啓 藤崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP32167195A priority Critical patent/JP3369382B2/ja
Priority to US08/759,703 priority patent/US5796299A/en
Priority to TW085115261A priority patent/TW312849B/zh
Priority to KR1019960064332A priority patent/KR100225987B1/ko
Publication of JPH09162294A publication Critical patent/JPH09162294A/ja
Application granted granted Critical
Publication of JP3369382B2 publication Critical patent/JP3369382B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、２つの異なる高
位電源電圧を使用する、スタンダードセル又はゲートア
レイ方式を用いた半導体装置に関し、特に半導体装置の
内部回路の動作電圧とは異なる電圧の信号が他の半導体
装置とのインターフェースのために必要になる半導体装
置に関する。
【０００２】
【従来の技術】スタンダードセル又はゲートアレイ方式
を用いた半導体チップの内部が例えば５Ｖの電源電圧で
動作して（以下、３Ｖ又は５Ｖの電源電圧で動作すると
言う場合には、低位側の電源電圧（０Ｖ）を省略してい
るものとする）、０Ｖ近辺の信号をＬ（ロウ）の論理レ
ベル、５Ｖ近辺の信号をＨ（ハイ）の論理レベルとして
いる半導体チップが、例えば３Ｖの電圧を電源として、
０Ｖ近辺の信号をＬの論理レベル、３Ｖ近辺の信号をＨ
の論理レベルとしている半導体チップに５ＶのＨの論理
レベルを出力すると、３Ｖの電圧を電源とする半導体チ
ップの最大印可電圧を越えてしまうことがあるため、何
らかの方法で５ＶのＨのレベルを３ＶのＨのレベルに変
換する必要がある。
【０００３】また、３Ｖで動作して、０Ｖ近辺の信号を
Ｌの論理レベル、３Ｖ近辺の信号をＨの論理レベルとす
る半導体チップの場合には、他の半導体チップとの間の
信号にノイズが加わり誤動作が心配される時には、Ｈの
論理レベルを５Ｖ近辺の信号として耐ノイズ性を高める
場合があり、この場合には、Ｈのレベルを５Ｖ近辺の信
号として出力する。
【０００４】このように、信号の論理レベルを変換する
手法としては、半導体チップが搭載される回路基板上に
専用のレベルコンバーターを設け、本体の半導体チップ
は単一電源で動作させる方法があるが、変換回路を半導
体チップ内に備えるようにすると回路基板を小型化する
ことができる。
【０００５】信号の論理レベルを変換する構成として
は、例えば図５又は図６に示すＩ／Ｏセルが用いられ
る。
【０００６】図５は０Ｖと３Ｖの電源で動作する内部回
路と外部との間の信号をインターフェースするＩ／Ｏセ
ルの構成を示す図である。
【０００７】図５において、同図（ａ）に示すＩ／Ｏセ
ルは、内部回路と同じ３Ｖの電源電圧を用いて、内部回
路のハイレベルの信号を内部回路と同じ３Ｖのハイレベ
ルの信号で出力する出力バッファであり、同図（ｂ）に
示すＩ／Ｏセルは、出力のハイレベルと同じ５Ｖの電源
電圧用いて、内部回路の３Ｖのハイレベルの信号を５Ｖ
のハイレベルの信号に変換して出力する出力バッファで
あり、同図（ｃ）に示すＩ／Ｏセルは、内部回路と同じ
３Ｖの電源電圧を用いて、外部から与えられる３Ｖのハ
イレベルの信号を内部回路と同じ３Ｖのハイレベルの信
号で入力する入力バッファであり、同図（ｄ）に示すＩ
／Ｏセルは、３Ｖ及び５Ｖの２つの異なる電源電圧用い
て、外部から与えられる５Ｖのハイレベルの信号を内部
回路と同じ３Ｖのハイレベルの信号に変換して入力する
入力バッファであり、同図（ｅ）に示すＩ／Ｏセルは、
内部回路と同じ３Ｖの電源電圧用いて、外部から与えら
れる５Ｖのハイレベルの信号を内部回路と同じ３Ｖの信
号に変換して入力する入力バッファである。
【０００８】図６は０Ｖと５Ｖの電源で動作する内部回
路と外部との間の信号をインターフェースするＩ／Ｏセ
ルの構成を示す図である。
【０００９】図６において、同図（ａ）に示すＩ／Ｏセ
ルは、内部回路と同じ５Ｖの電源電圧用いて、内部回路
と同じ３Ｖのハイレベルの信号を出力する出力バッファ
であり、同図（ｂ）に示すＩ／Ｏセルは、３Ｖ及び５Ｖ
の２つの異なる電源電圧用いて、内部回路の５Ｖのハイ
レベルの信号を３Ｖのハイレベルの信号に変換して出力
する出力バッファであり、同図（ｃ）に示すＩ／Ｏセル
は、内部回路と同じ５Ｖの電源電圧を用いて、外部から
与えられる３Ｖ又は５Ｖのハイレベルの信号を５Ｖの信
号に変換して入力する入力バッファであり、同図（ｄ）
に示すＩ／Ｏセルは、３Ｖと５Ｖの２つの異なる電源電
圧を用いて、外部から与えられる３Ｖのハイレベルの信
号を５Ｖの信号に変換して入力する入力バッファであ
る。
【００１０】このようなＩ／Ｏセルに対して、従来は図
７のパターンレイアウトに示す方法を用いて電源を供給
していた。
【００１１】図７に示す方法において、内部回路が例え
ば３Ｖの電源電圧で動作して、出力バッファにハイレベ
ルを３Ｖで出力する端子と５Ｖで出力する端子があると
する。全てのＩ／Ｏセル１００は第２配線層からなる０
Ｖ（ＧＮＤ）、５Ｖ、３Ｖの３つの電源配線１０１（１
０１Ｇ、１０１Ｈ、１０１Ｌ）を有している。それぞれ
の電源配線１０１は、隣接するＩ／Ｏセル１００の同種
の電源配線と接続され、半導体チップ１０２の周囲に配
置されているＩ／Ｏセル１００と、外部からそれぞれの
電源配線に電源電圧を供給する電源セル１０３（１０３
Ｇ、１０３Ｈ、１０３Ｌ）からなるＩ／Ｏセル列の上
を、半導体チップ１０２の端から端まで途切れることな
く接続されている。各Ｉ／Ｏセル１００には、外部から
ボンディングパッド１０４に与えられる電源電圧が、Ｇ
ＮＤの電源セル１０３Ｇから電源配線１０１Ｇを介し
て、５Ｖの電源セル１０３Ｈから電源配線１０１Ｈを介
して、３Ｖの電源セル１０３Ｌから電源配線１０１Ｌを
介してそれぞれ供給される。
【００１２】この第２配線層の電源配線１０１は、Ｉ／
Ｏセル１００間での接続部に段差が生じるとその部分の
幅が細り、他の部分が太くなっていてもその箇所で電流
容量が制限され、電源セル１０３からＩ／Ｏセル１００
へ供給できる電流が少なくなってしまう。これを回避す
るために、電源配線１０３に段差が生じないよう、半導
体チップ１０２各辺に沿って配置されているＩ／Ｏセル
１００、及び電源セル１０３の間でこの電源配線１０３
の位置と幅を揃え、段差が生じないようしている。
【００１３】すなわち、予め各セルの形状（パターン）
を作成しておくスタンダードセル方式やゲートアレイ方
式においては、Ｉ／Ｏセルの列方向に対して、全てのＩ
／Ｏセルの第２配線層の幅と位置を揃えておけば、任意
の種類のＩ／Ｏセルを、任意の位置においても、第２配
線層の電源配線が途切れてしまったり、段差が生じて電
流容量が減少してしまうようなことはなくなる。これに
より、第２配線層に流せる電流容量を維持していた。
【００１４】しかしながら、図７に示す方式では、Ｉ／
Ｏセル１００の上に、第２配線層のＧＮＤの電源配線１
０１Ｇと３Ｖの電源配線１０１Ｌ及び５Ｖの電源配線１
０１Ｈの３種類の電源配線を有する。この方式では、予
め３Ｖと５Ｖの電源配線１０１Ｌ、１０１Ｈの幅が決ま
っているので、大部分のセルが５Ｖの電源電圧を使わな
いようなＩ／Ｏセル１００であっても、ある幅の５Ｖの
電源配線１０１Ｈを第２配線層に持つため無駄が生じ
る。
【００１５】したがって、予め５Ｖ電源を使うＩ／Ｏセ
ル１００の種類や配置がわかっていてＩ／Ｏセル１００
の形状を設計するならば、第２配線層の電源配線幅をそ
の種類や割合をもとに第２配線層の電源配線の幅を最適
化して設計することができる。
【００１６】しかし、スタンダードセル方式やゲートア
レイ方式では、半導体チップを設計する毎にセル設計を
毎回するのではなく、一度設計したセルを幾つもの半導
体チップに使うので、あるチップでの使用セルの種類や
配置がわかっていても、他の半導体チップに使ったとき
にも最適化されるとは限らない。
【００１７】すなわち、ある設計のチップにおいては３
Ｖ電源と５Ｖ電源のＩ／Ｏセルの消費電流の割合をもと
に、ＧＮＤ、３Ｖ、５Ｖの第２配線層の電源配線の幅を
決めても、同じＩ／Ｏセルを使う他の設計のチップにお
いては、３Ｖ電源の配線幅が不足し、５Ｖ電源の配線幅
が過剰になることがある。このような場合には、３Ｖの
電源セルを追加して、不足分を補なわなければならな
い。
【００１８】電源セルの電流容量が不足していて、Ｉ／
Ｏセル上の電源配線の電流容量に余裕がある場合には、
電源セルの配置の制限は少くないので電源セルを２個並
べて配置し、電源セルの電流容量の不足を補うことも可
能である。このようにすれば、半導体チップをパッケー
ジに封入する際に、隣接する２つの同じ種類の電源セル
を、半導体チップと回路基板上の配線を接続する同一の
リードフレームに接続することができる。このため、パ
ッケージのピン数が増加することはない。
【００１９】しかし、電源セルの容量が問題ではなく、
Ｉ／Ｏセル上の電源配線の例えば３Ｖの電源配線の幅が
足りない場合には、電源セルを追加しなければならない
点は上記と同じであるが、さらに、電源セルを分散して
配置し、Ｉ／Ｏセル上の電源配線に流れる電流を分散さ
せ、許容電流密度以上の電流が集中しないようにしなけ
ればない。この場合には、追加した電源セルは隣接して
配置されないため、電源セルは上記したように１本のリ
ードフレームに接続できず、追加した電源セルに専用の
リードフレームも１本追加しなければならない。
【００２０】このような場合に、パッケージのピンに余
裕があり、リードフレームが余っている場合には問題な
いが、ピン数に余裕がない場合には、ピン数のより多い
パッケージに変更しなければならず、使用信号数を削減
しそれを追加電源に割り当てなければならない。
【００２１】一方、このようなことが生じないないよう
にするために、ＧＮＤと３Ｖと５Ｖの電源配線を太くし
てＩ／Ｏセルを設計すると、Ｉ／Ｏセルのサイズが肥大
化してしまい、チップサイズの増大を招くことになる。
【００２２】スタンダードセル方式あるいはゲートアレ
イ方式の半導体装置における電源配線に関する従来の技
術としては、例えば特開平３−２６３８５４号公報又は
特開平３−１２９８２８号公報に記載されているものが
ある。
【００２３】特開平３−２６３８５４号公報には、個々
の基本セルに並行して設けられた複数の第１の電源ライ
ンの全部又は一部に、その配線幅を広く形成した部分を
設けることにより、電源ラインの強化を図り信頼性の低
下を招くことなく電流供給量を増やす発明が記載されて
いる。
【００２４】一方、特開平３−１２９８２８号公報に
は、電源配線の配線ピッチ又は配線幅を変化させて配置
することにより、電荷の部分的な集中を少なくし、ハー
ドマクロの周回電源配線の配線幅を細くできるようにし
た発明が記載されている。
【００２５】
【発明が解決しようとする課題】以上説明したように、
２つの異なる高位電源電圧を使用するスタンダードセル
方式あるいはゲートアレイ方式の従来の半導体装置にお
いて、消費電流に比べて電源配線の配線幅が細い場合に
は、Ｉ／Ｏセル列の間に電源セルを分散配置して電源配
線における電流集中を回避するようにしなければならな
い。しかしながら、このような場合には、電源セルに接
続されるリードフレームの本数が増加し、パッケージの
大型化を招いていた。
【００２６】一方、これを避けるために、電源配線の配
線幅を太くすると、電源配線の配線幅にともなってＩ／
Ｏセル及び電源セルも肥大化し、半導体装置全体として
構成の大型化を招いていた。
【００２７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、Ｉ／Ｏセルの
肥大化を防止し、かつ電源ピン数の増加を抑制し、構成
の小型化を達成し得る、２つの異なる高位電源電圧を使
用する半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決するための第１の手段は、半導体チップ
の周辺に沿って配列されたＩ／Ｏセルと電源セルを含む
セル列を有する半導体装置において、前記セル列は、基
準電源電圧を供給する基準電源配線と第１の電源電圧を
供給する第１の電源電圧配線とを第２の配線層として具
備する第１形式のセルと、前記基準電源配線、前記第１
の電源配線及び第２の電源電圧を供給する第２の電源配
線を第２の配線層として具備する第２形式のセルとを備
え、前記第２形式のセルは、所定の場所に集中して配列
され、前記第１の電源配線は、部分的に細く形成され、
該部分的に細くなった残余の部分に前記第２の電源配線
が形成されていることを特徴とする。
【００２９】第２の手段は、半導体チップの周辺に沿っ
て配列されたＩ／Ｏセルと電源セルを含むセル列を有す
る半導体装置において、前記セル列は、基準電源電圧を
供給する少なくとも１つの基準電源配線、第１の電源電
圧を供給する少なくとも１つの第１の電源電圧配線、第
２の電源電圧を供給する少なくとも１つの第２の電源配
線とを第２配線層として具備する第３形式のセルと、前
記少なくとも１つの基準電源配線、前記少なくとも１つ
の第１の電源配線、及び配線本数が前記第３形式のセル
の第２の電源配線よりも多く前記第２の電源電圧を供給
する第２の電源配線とを第２配線層として具備する第４
形式のセルとを具備し、前記第４形式のセルの第２の電
源配線の内の少なくとも２本はお互いに配線幅が異なる
ことを特徴とする。
【００３０】
【００３１】
【００３２】
【００３３】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００３４】図１はこの発明の一実施形態に係る半導体
装置の構成を示す図である。
【００３５】図１において、半導体装置は、基準の電源
電圧（接地電位，ＧＮＤ）及び第１の電源電圧例えば３
Ｖで動作する内部回路と装置外部との間で、信号のレベ
ルを３Ｖから５Ｖ又は５Ｖから３Ｖに変換することを含
んでインターフェースするＩ／Ｏセルと、このＩ／Ｏセ
ルに隣接して配置され、外部から与えられる電源電圧を
Ｉ／Ｏセルに供給する電源セルを有している。
【００３６】Ｉ／Ｏセルは、ＧＮＤ電圧と第１の電源電
圧で動作し、ＧＮＤ電圧を供給するＧＮＤ配線１Ｇ及び
第１の電源電圧を供給する第１の電源配線１Ｌが第２配
線層により形成されて備えた第１形式の入力バッファＩ
１Ｌと、ＧＮＤ電圧と第１の電源電圧で動作し、ＧＮＤ
配線１Ｇと第１の電源配線１Ｌ及び第２の電源電圧例え
ば５Ｖを供給する第２の電源配線１Ｈが第２配線層によ
り形成されて備えた第２形式の第１の入力バッファＩ２
Ｌと、ＧＮＤ電圧と第１の電源電圧及び第２の電源電圧
で動作し、ＧＮＤ配線１Ｇと第１の電源配線１Ｌ及び第
２の電源配線１Ｈが第２配線層により形成されて備えた
第２形式の第２の入力バッファＩ２Ｈと、ＧＮＤ電圧と
第１の電源電圧で動作し、ＧＮＤ配線１Ｇ及び第１の電
源配線が第２配線層により形成されて備えた第１形式の
出力バッファＯ１Ｌと、ＧＮＤ電圧と第１の電源電圧及
び第２の電源電圧で動作し、ＧＮＤ配線１Ｇと第１の電
源配線１Ｌ及び第２の電源配線１Ｈが第２配線層により
形成されて備えた第２形式の出力バッファＯ２Ｈとから
なる。
【００３７】なお、入力バッファと出力バッファ及び以
下に説明する電源セルの符号において、「Ｉ」は入力バ
ッファを示し、「Ｏ」は出力バッファを示し、「Ｖ」は
電源セルを示し、「１」は第１形式であることを示し、
「２」は第２形式であることを示し、「Ｌ」は第１の電
源電圧を使用又は受けることを示し、「Ｈ」は第１及び
第２の電源電圧を使用又は受けることを示すものとす
る。
【００３８】電源セルは、ＧＮＤ電圧の供給を受け、Ｇ
ＮＤ配線１Ｇ及び第１の電源配線１Ｌが第２配線層によ
り形成されて備えた第１形式の基準電源セルＶ１Ｇと、
ＧＮＤ電圧の供給を受け、ＧＮＤ配線１Ｇと第１の電源
配線１Ｌ及び第２の電源配線１Ｈが第２配線層により形
成されて備えた第２形式の基準電源セルＶ２Ｇ（図示せ
ず）と、第１の電源電圧の供給を受け、ＧＮＤ配線１Ｇ
及び第１の電源配線１Ｌが第２配線層により形成されて
備えた第１形式の電源セルＶ１Ｌと、第１の電源電圧の
供給を受け、ＧＮＤ配線１Ｇと第１の電源配線１Ｌ及び
第２の電源配線１Ｈが第２配線層により形成されて備え
た第２形式の第１の電源セルＶ２Ｌ（図示せず）と、第
２の電源電圧の供給を受け、ＧＮＤ配線１Ｇと第１の電
源配線１Ｌ及び第２の電源配線１Ｈが第２配線層により
形成されて備えた第２形式の第２の電源セルＶ２Ｈとか
らなる。
【００３９】それぞれのＩ／Ｏセル及び電源セルは、図
１に示すように、ボンディングパッド２を介して外部と
信号が入出力される半導体チップ３の周辺に沿って配列
され、隣接するＩ／Ｏセル又は電源セルの同種の電源電
圧を供給する電源配線が接続され、すなわち隣接するそ
れぞれのＩ／Ｏセル又は電源セルのＧＮＤ配線１Ｇが接
続され、また第１の電源配線１Ｌが接続され、かつ第２
の電源配線１Ｈが接続され、それぞれの電源配線が直線
上に配列されたセル上を配列方向に連結されて電気的に
接続され、接続された電源配線を介して電源セルに供給
された電源電圧がＩ／Ｏセルに供給される。
【００４０】また、第２形式の入力バッファ及び出力バ
ッファと第２形式の電源セル、すなわち入力バッファＩ
２Ｌ，Ｉ２Ｈ及び出力バッファＯ２Ｈと電源セルＶ２Ｈ
は、連続して集中的に配列されている。
【００４１】より具体的には、内部回路で使われない第
２の電源電圧を使う第２形式の出力バッファＯ２Ｈには
第２配線層に第２の電源電圧の電源配線１Ｈと、内部回
路で使う電源電圧の電源配線１Ｌを持たせる。第２の電
源電圧を使わず第１の電源電圧だけで動作する第１形式
の出力バッファＯ１Ｌには、第２配線層のＧＮＤ配線１
Ｇを、第２の電源電圧を使う出力バッファＯ２Ｈと同じ
位置に同じ幅で持たせる。第１の電源配線１Ｌは、第２
の電源電圧を使う出力バッファＯ２Ｈの第１の電源配線
１Ｌ及び第２の電源配線１Ｈがある位置に持たせる。
【００４２】第２の電源電圧を使用しない入力バッファ
Ｉ１Ｌ，Ｉ２Ｌは、第２配線層の電源配線が、第２形式
の出力バッファＯ２Ｈと同じ第２形式のものＩ２Ｌと、
第１形式の出力バッファＯ１Ｌと同じ第１形式のものＩ
１Ｌの２つの形状を、同じ機能のセルに対してそれぞれ
用意しておき、配置する場所により両者の使い分けをす
る。第２の電源電圧を使用する入力バッファ１２Ｈは、
第２配線層が第２形式の出力バッファＯ２Ｈと同じ形状
の第２形式の形状のものを持つ。
【００４３】また、第２の電源電圧の電源セルＶ２Ｈを
除く電源セルも、第２配線層の電源配線が、第２形式の
出力バッファＯ２Ｈと同じ第２形式のものＶ２Ｇ，Ｖ２
Ｌと、第１形式の出力バッファＯ１Ｌと同じものＶ１
Ｇ，Ｖ１Ｌの２つの形状を、同じ機能のセルに対してそ
れぞれ用意しておき、配置する場所により両者の使い分
けをする。
【００４４】第２の電源電圧を受ける電源セルＶ２Ｈ
は、第２配線層の電源配線１Ｈが第２形式の出力バッフ
ァＯ２Ｈと同じ第２形式の形状のみを持つ。
【００４５】このように、一部の同じ機能のＩ／Ｏセル
に対して、第２配線層の形状を２種類用意しておき、こ
れらのセルは、隣接するセルの種類により形状を選択し
使用できる配置の制約を受けにくいため、Ｉ／Ｏセルの
配置の自由度を向上させることができる。また、この２
種類の形状を持つＩ／Ｏセルは、単一電源で動作する入
力バッファＩ１Ｌ，Ｉ２Ｌのみであり、消費電流は出力
バッファに比べ少ないので、電源配線が細くなっていて
も、出力バッファ程深刻な問題とはならない。
【００４６】配置の制約を受ける電源セルは、第２の電
源電圧を供給するセルのみで、第２の電源電圧を使用す
るセルの近傍で、そのセルとの間に第１形式の出力バッ
ファＯ１Ｌがあってはならないという制約がある。しか
し、電源セルは、その電源を使用するＩ／Ｏセルの近傍
に配置した方が、配線の持つ抵抗成分による電圧降下な
どの影響を抑えられるといこともあり、決して重大な制
約とはいえない。
【００４７】第２の電源電圧を使用する出力バッファＯ
２Ｈは、第１の電源配線１Ｌは細くても、第２の電源配
線１Ｈは太い配線となり、第２の電源電圧を使わない出
力バッファＯ１Ｌは、第２の電源配線１Ｈを持たずに、
太い第１の電源配線１Ｌを持つことになる。したがっ
て、出力バッファは大電流を必要とするが、この方法に
よれば、図７に示す従来の構成よりも、Ｉ／Ｏセルを肥
大化させることなく、太い電源配線で出力バッファに電
流を供給することができる。
【００４８】また、第２形式の２つのバッファＩ２Ｈ，
Ｏ２Ｈに挾まれた入力バッファＩ２Ｌは第２の電源電圧
を使用しないが、第２の電源電圧の太い電源配線１Ｈを
持つので、第１の電源配線１Ｌは細くなってしまってい
るが、入力バッファでは出力バッファに比べ消費電流は
少なくこの部分で第１の電源配線１Ｌの電流容量が不足
することはおきにくい。
【００４９】図２は図１に示すセル配列を有する半導体
チップ３の全体の構成を示す図である。図２に示すよう
に、第２形式の出力バッファＯ２Ｈの割合が、第１形式
の出力バッファＯ１Ｌに比べて著しく少ないような場合
は特に有利である。
【００５０】図３はこの発明の他の実施形態に係る半導
体装置の構成を示す図である。
【００５１】図３において、この実施形態は、Ｉ／Ｏセ
ル列内のセルが持つ第２配線層よりなる第１の電源配線
１Ｌに、内部回路の回路セル４の第１の電源端子５と内
部回路の第１の電源配線６を介して電気的に接続され
る、第２配線層よりなる第１の電源配線１Ｌが接して電
気的に接続するように設けられているため、内部回路の
第１の電源配線６が、第１の電源配線１Ｌに接続する接
続点７と、第１の電源電圧を供給する電源セルＶ１Ｌと
の間の配線は太くなる。
【００５２】すなわち、内部回路の第１の電源配線６は
少なくとも第２形式のセルの第１の電源配線１Ｌには接
続されるため、内部回路の第１の電源配線６が第２形式
のセル側に引き出されるような位置に回路セル４が配置
されている場合でも、第１の電源配線６は内部回路の他
の第１の電源配線６に接続されて電源の供給を受けるこ
となく、内部回路の第１の電源配線６よりも太い第１の
電源配線１Ｌに接続される。このため、内部回路の第１
の電源配線６とセルの第１の電源配線１Ｌとの間の電流
容量及び配線抵抗などが軽減される。
【００５３】また、内部回路の回路セル４の基準電源電
圧端子８が内部回路の基準電源配線９を介して電気的に
接続される第２の基準電源配線１２Ｇを内部回路とセル
列との間に設け、この第２の基準電源配線１２ＧとＩ／
Ｏセル内のセルが持つ基準電源配線１Ｇとを接続する、
第１配線層によりなる配線１０をＩ／Ｏセル内に備え
る。
【００５４】これにより、内部回路の基準電源配線９が
第２の基準電源配線１２Ｇに接続する接続点１１と、基
準電源セルＶ１Ｇとの間の配線は、第２の基準電源配線
１２Ｇとセル基準電源配線１Ｇとに分散されるので、こ
の間の電流容量及び配線抵抗などが軽減される。
【００５５】また、Ｉ／Ｏセル列内の全てのセルは、最
小間隔で配置されており、第２の配線層の電源配線は隣
接するセルの同種の電源配線に接して電気的に接続する
ため、Ｉ／Ｏセル列内のセルの持つ第２配線層よりなる
同種の電源配線間をＩ／Ｏセル列上で第２配線層の配線
で接続する手間が省かれる。
【００５６】一方、Ｉ／Ｏセル列内にＩ／Ｏセル及び電
源セルが配置されない箇所には、第２配線層によりなる
電源配線を接続するためのセル間接続セル１２，１３を
設けて配置し、この接続セルを介して隣接するセルの第
２配線層の電源配線をもう一方に隣接するセルの同種の
電源配線に接して電気的に接続するため、Ｉ／Ｏセル列
内のセルの持つ第２配線層よりなる同種の電源配線間を
Ｉ／Ｏセル列上で第２配線層の配線で接続する手間が省
かれる。
【００５７】また、第２配線層に第２の電源配線１Ｈを
持つセル１４と持たないセル１５との境界部には、同種
の電源配線を接続するための境界接続セル１６を配置す
ることにより、第２の電源配線１Ｈをセル境界に接して
持つセル１４の第２の電源配線１Ｈが、第２の電源配線
１Ｈを持たずにセル境界に第１の電源配線１Ｌを持つセ
ル１５の第１の電源配線１Ｌとショートすることを回避
することができる。
【００５８】なお、境界接続セル１６は、電源セルによ
り構成するようにしてもよい。
【００５９】図４はこの発明の他の実施形態に係る半導
体装置の構成を示す図である。
【００６０】図３に示す実施形態に対して、この実施形
態の特徴とするところは、図３に示す実施形態に示す第
２の電源配線１Ｈａに比べて細い第２の電源配線１Ｈｂ
を第２の電源電圧を使用するセル１７に設け、また、こ
の細い第２の電源配線１Ｈｂと同じ第２の電源配線１Ｈ
ｂを他のセル１８にも設け、出力バッファの電流駆動能
力の大きい出力段のトランジスタは第２の電源配線１Ｈ
ｂよりも太い第２の電源配線１Ｈａから第２の電源電圧
の供給を受け、出力バッファの他のトランジスタ及び入
力バッファのトランジスタは細い第２の電源配線１Ｈｂ
から電源電圧の供給を受けるようにしたことにあり、ま
た、すべてのセルに基準電源電圧を供給する第２の基準
電源配線１Ｇ２を設け、さらに、内部回路とセル列の間
に第１の電源電圧を供給する第１の電源配線１Ｌ２を設
け、セルの第２の基準電源配線１Ｇ２と内部回路の基準
電源配線９とを接続し、内部回路とセル列の間に設けら
れた第１の電源配線１Ｌ２と内部回路の第１の電源配線
６とを接続するようにしたことにある。
【００６１】図３に示す実施形態では、第２の電源電圧
を使用するセル全てが配置の制約を受ける。太い電源配
線を必要とするのは、主にチップ外部へ信号を送り出す
出力バッファの最終段のトランジスタである。入力バッ
ファや出力バッファの最終段以外のトランジスタはそれ
に比べ細い配線で充分である。このため、第２形式のＩ
／Ｏセル及び電源セルの持つ第２の電圧の電源配線を、
出力バッファの最終段のトランジスタに接続する太い第
２の電源配線１Ｈａと、それ以外のトランジスタに接続
する細目の第２の電源配線１Ｈｂとに分ける。
【００６２】第２の電源電圧を使用しない第１形式のセ
ル１８には、第２形式のセル１７の持つ細い第２の電源
配線１Ｈｂと同様の形状の第２の電源配線１Ｈｂを持た
せ、隣接して配置されたセルの同種の電源配線を第２配
線層の配線で接続させる。
【００６３】このため、第２の電源電圧を使用するセル
であっても、第２の電源配線の大電流を必要としない出
力バッファ以外のセルは、第１形式と第２形式の２つの
形状を持ち、それを使い分けることにより、図２の実施
形態に示す第１形式のセル領域には第２形式の入力バッ
ファを配置できないという制約を緩和することができ
る。
【００６４】
【発明の効果】以上説明したように、この発明によれ
ば、内部回路で使用されない第２の電源電圧を供給する
第２の電源配線を備えたセルと備えていないセルを設
け、第２の電源配線を備えるセルを集中して配置するよ
うにしたので、セルを肥大化させることなく、また装置
のピン数を増加させることなく、電流供給能力の優れた
２つの異なる高位電源電圧を使用する半導体装置を提供
することができる。
【００６５】また、この発明によれば、内部回路の電源
配線とセルの電源配線との間の電流容量及び配線抵抗を
軽減することができる。
【００６６】また、この発明によれば、セル間接続セル
及び境界接続セルを設けるようにしたので、セル列の同
種の電源配線を接続する配線が不要となり、また第２の
電源配線を備えたセルと備えていないセルの境界におけ
る第１の電源配線と第２の電源配線の短絡を防止するこ
とができる。
【００６７】また、この発明によれば、配線幅の異なる
少なくとも２つの第２の電源配線を備えたセルを設けた
ので、セルの配置制限を緩和することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の構成
を示す図である。
【図２】図１に示す構成を含む半導体装置の構成を示す
図である。
【図３】この発明の他の実施形態に係る半導体装置の構
成を示す図である。
【図４】この発明の他の実施形態に係る半導体装置の構
成を示す図である。
【図５】図１〜４に示す半導体装置のＩ／セルの回路構
成を示す図である。
【図６】図１〜４に示す半導体装置のＩ／セルの回路構
成を示す図である。
【図７】従来の半導体装置の要部構成を示す図である。
【符号の説明】
１Ｇ，，１Ｇ２，１Ｌ，１Ｌ２，１Ｈ，１２Ｇ，１Ｈ
ａ，１Ｈｂ 電源配線 Ｉ１Ｌ，Ｉ２Ｌ，Ｉ２Ｈ，Ｏ１Ｌ，Ｏ２Ｈ， Ｉ／Ｏセ
ル Ｖ１Ｇ，Ｖ２Ｇ，Ｖ１Ｌ，Ｖ２Ｌ，Ｖ２Ｈ 電源セル ２ ボンディングパッド ３ 半導体チップ ４ 回路セル ５ 第１の電源端子 ６ 第１の電源配線 ７，１１ 接続点 ８ 基準電源電圧端子 ９ 基準電源配線 １０ 配線 １２，１３ セル間接続セル １６ 境界接続セル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/00 １０１Ａ (72)発明者 藤崎 友啓 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平４−51567（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118 H01L 21/822 H01L 27/04 H03K 19/00 H03K 19/0175 H03K 19/173

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップの周辺に沿って配列された
    Ｉ／Ｏセルと電源セルを含むセル列を有する半導体装置
    において、 前記セル列は、基準電源電圧を供給する基準電源配線と
    第１の電源電圧を供給する第１の電源電圧配線とを第２
    の配線層として具備する第１形式のセルと、 前記基準電源配線、前記第１の電源配線及び第２の電源
    電圧を供給する第２の電源配線を第２の配線層として具
    備する第２形式のセルとを備え、 前記第２形式のセルは、所定の場所に集中して配列さ
    れ、 前記第１の電源配線は、部分的に細く形成され、該部分
    的に細くなった残余の部分に前記第２の電源配線が形成
    されていることを特徴とする半導体装置。
  2. 【請求項２】 半導体チップの周辺に沿って配列された
    Ｉ／Ｏセルと電源セルを含むセル列を有する半導体装置
    において、 前記セル列は、基準電源電圧を供給する少なくとも１つ
    の基準電源配線、第１の電源電圧を供給する少なくとも
    １つの第１の電源電圧配線、第２の電源電圧を供給する
    少なくとも１つの第２の電源配線とを第２配線層として
    具備する第３形式のセルと、 前記少なくとも１つの基準電源配線、前記少なくとも１
    つの第１の電源配線、及び配線本数が前記第３形式のセ
    ルの第２の電源配線よりも多く前記第２の電源電圧を供
    給する第２の電源配線とを第２配線層として具備する第
    ４形式のセルとを具備し、 前記第４形式のセルの第２の電源配線の内の少なくとも
    ２本はお互いに配線幅が異なることを特徴とする半導体
    装置。
JP32167195A 1995-12-11 1995-12-11 半導体装置 Expired - Fee Related JP3369382B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP32167195A JP3369382B2 (ja) 1995-12-11 1995-12-11 半導体装置
US08/759,703 US5796299A (en) 1995-12-11 1996-12-06 Integrated circuit array including I/O cells and power supply cells
TW085115261A TW312849B (ja) 1995-12-11 1996-12-10
KR1019960064332A KR100225987B1 (ko) 1995-12-11 1996-12-11 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32167195A JP3369382B2 (ja) 1995-12-11 1995-12-11 半導体装置

Publications (2)

Publication Number Publication Date
JPH09162294A JPH09162294A (ja) 1997-06-20
JP3369382B2 true JP3369382B2 (ja) 2003-01-20

Family

ID=18135120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32167195A Expired - Fee Related JP3369382B2 (ja) 1995-12-11 1995-12-11 半導体装置

Country Status (4)

Country Link
US (1) US5796299A (ja)
JP (1) JP3369382B2 (ja)
KR (1) KR100225987B1 (ja)
TW (1) TW312849B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321214A (ja) * 1996-05-30 1997-12-12 Mitsubishi Electric Corp 半導体装置
US6118334A (en) * 1997-05-19 2000-09-12 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and power supply routing method and system
US6336207B2 (en) * 1997-05-27 2002-01-01 Matsushita Electric Industrial Co., Ltd. Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit
AU2439999A (en) 1998-04-23 1999-11-08 Matsushita Electric Industrial Co., Ltd. Method of designing power supply circuit and semiconductor chip
US6210339B1 (en) * 1999-03-03 2001-04-03 Endosonics Corporation Flexible elongate member having one or more electrical contacts
JP3372918B2 (ja) * 1999-12-21 2003-02-04 日本電気株式会社 設計支援システム及びセル配置方法
US6667648B2 (en) * 2002-04-23 2003-12-23 International Business Machines Corporation Voltage island communications circuits
US7111266B2 (en) * 2003-11-24 2006-09-19 International Business Machines Corp. Multiple voltage integrated circuit and design method therefor
US7400167B2 (en) * 2005-08-16 2008-07-15 Altera Corporation Apparatus and methods for optimizing the performance of programmable logic devices
US7784010B1 (en) 2004-06-01 2010-08-24 Pulsic Limited Automatic routing system with variable width interconnect
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
JP4603030B2 (ja) * 2007-11-12 2010-12-22 パナソニック株式会社 半導体装置
JP5727288B2 (ja) * 2011-04-28 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
GB2526825B (en) * 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
GB2526823B (en) * 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
CN104764959A (zh) 2015-04-15 2015-07-08 京东方科技集团股份有限公司 点灯治具
CN116882357B (zh) * 2023-09-07 2023-12-19 飞腾信息技术有限公司 芯片缓冲器的布局处理方法、装置、终端设备及存储介质

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129828A (ja) * 1989-10-16 1991-06-03 Nec Corp 集積回路
JPH03263854A (ja) * 1990-03-14 1991-11-25 Fujitsu Ltd ゲートアレイ型半導体集積回路装置

Also Published As

Publication number Publication date
KR100225987B1 (ko) 1999-10-15
US5796299A (en) 1998-08-18
JPH09162294A (ja) 1997-06-20
KR970053608A (ko) 1997-07-31
TW312849B (ja) 1997-08-11

Similar Documents

Publication Publication Date Title
JP3369382B2 (ja) 半導体装置
US6721933B2 (en) Input/output cell placement method and semiconductor device
JP3101077B2 (ja) 半導体集積回路装置
US5422441A (en) Master slice integrated circuit having a reduced chip size and a reduced power supply noise
US5581109A (en) Semiconductor device
US5751051A (en) Semiconductor device equipped with electrostatic breakdown protection circuit
US5311048A (en) Semiconductor integrated circuit device
US6847120B2 (en) Flip chip semiconductor device having signal pads arranged outside of power supply pads
TW301050B (ja)
JPH09275191A (ja) 半導体集積回路及びそれを使用した回路装置
US5780881A (en) Gate array driven by source voltages and electronic equipment using the same
JP3834282B2 (ja) メモリマクロおよび半導体集積回路
US7005887B2 (en) Semiconductor integrated circuit
JPH07169840A (ja) 半導体装置
JPH0416944B2 (ja)
US20240096870A1 (en) Semiconductor integrated circuit device
EP0349294A1 (en) I/O cells in semiconductor integrated circuits
JP2005039134A (ja) 半導体集積回路装置
US20050285281A1 (en) Pad-limited integrated circuit
JPS60154644A (ja) 半導体装置
JP2917626B2 (ja) 半導体集積回路装置
JPH05335485A (ja) 半導体集積回路装置
JP2872253B2 (ja) 半導体集積回路装置
JPH05166932A (ja) 半導体集積回路装置
JPH0677445A (ja) マスタスライス方式集積回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021022

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071115

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111115

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121115

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees