JPH0677445A - マスタスライス方式集積回路 - Google Patents
マスタスライス方式集積回路Info
- Publication number
- JPH0677445A JPH0677445A JP22909392A JP22909392A JPH0677445A JP H0677445 A JPH0677445 A JP H0677445A JP 22909392 A JP22909392 A JP 22909392A JP 22909392 A JP22909392 A JP 22909392A JP H0677445 A JPH0677445 A JP H0677445A
- Authority
- JP
- Japan
- Prior art keywords
- input
- pads
- pad
- power supply
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】使用できない入出力回路を無くし、チップサイ
ズを小さくすること。 【構成】チップ周辺にＥ１，Ｅ２，Ｅ３と並ぶ３個の入
出力回路に対して、その外側に４個の接続パッドを設
け、そのうちの３個の接続パッドＰ１，Ｐ２，Ｐ３を信
号用パッドとし残りのＰ４を電源供給用パッドとして用
い、これら３個の入出力回路および３個の信号用パッド
ならびに１個の電源供給用パッドを含む入出力回路群を
チップ周辺に沿って繰り返し配置している。 【効果】従来は一つの入出力回路群に１個の使用できな
い入出力回路があったのに対して、一つの入出力回路群
に対応するパッド列のパッド配置間隔を狭くして入出力
回路数より一つ多いパッドを設け、これらパッドを入出
力回路数に対応する信号用パッドと一つの電源供給用パ
ッドに割り当てることができ、使用出来ない入出力回路
を無くし、無くした分だけチップサイズを小さくでき
る。
ズを小さくすること。 【構成】チップ周辺にＥ１，Ｅ２，Ｅ３と並ぶ３個の入
出力回路に対して、その外側に４個の接続パッドを設
け、そのうちの３個の接続パッドＰ１，Ｐ２，Ｐ３を信
号用パッドとし残りのＰ４を電源供給用パッドとして用
い、これら３個の入出力回路および３個の信号用パッド
ならびに１個の電源供給用パッドを含む入出力回路群を
チップ周辺に沿って繰り返し配置している。 【効果】従来は一つの入出力回路群に１個の使用できな
い入出力回路があったのに対して、一つの入出力回路群
に対応するパッド列のパッド配置間隔を狭くして入出力
回路数より一つ多いパッドを設け、これらパッドを入出
力回路数に対応する信号用パッドと一つの電源供給用パ
ッドに割り当てることができ、使用出来ない入出力回路
を無くし、無くした分だけチップサイズを小さくでき
る。
Description
【０００１】
【産業上の利用分野】本発明はマスタスライス方法によ
り集積回路装置を製造するときに用いられる最後の配線
工程だけを残したマスタスライス方式集積回路に関す
る。
り集積回路装置を製造するときに用いられる最後の配線
工程だけを残したマスタスライス方式集積回路に関す
る。
【０００２】
【従来の技術】図４は、従来のマスタスライス方式の集
積回路チップ上の入出力回路部および外部リード接続パ
ッド部を示す部分平面図である。図において、チップ周
辺に沿って多数の入出力回路Ｈ１，Ｈ２，Ｈ３…が形成
され、さらにその外側に、一つの入出力回路に付随して
一つの接続用パッドｐ１，ｐ２，ｐ３…が設けられてい
る。したがって、接続用パッドの配置間隔Ｗ１は入出力
回路領域幅Ｗ４に等しい。入出力回路に対する電源供給
は、入出力回路数、同時動作数、配線の電圧降下、パッ
ド位置などを勘案して決められるが、図では３個の入出
力回路に対して一個の電源供給用パッドを割り当ててい
る。そのため、この一つの電源供給用パッドとしては、
Ｈ１，Ｈ２，Ｈ３…と並んでいる多数の入出力回路のう
ち４個毎に一つの入出力回路を使用できないものとし
て、この入出力回路のあった位置の外側のパッドｐ４，
ｐ８，ｐ１２…を電源供給用パッドとして割り当て、こ
の電源供給用パッドと、入出力回路上に横方向に配置さ
れている電源配線Ｖ１とは電源接続配線層ＬＥにより接
続され、電源供給用パッド以外の接続パッドは信号用パ
ッドとして用いられ、信号用パッドと各入出力回路とは
接続配線Ｌにより接続されている。
積回路チップ上の入出力回路部および外部リード接続パ
ッド部を示す部分平面図である。図において、チップ周
辺に沿って多数の入出力回路Ｈ１，Ｈ２，Ｈ３…が形成
され、さらにその外側に、一つの入出力回路に付随して
一つの接続用パッドｐ１，ｐ２，ｐ３…が設けられてい
る。したがって、接続用パッドの配置間隔Ｗ１は入出力
回路領域幅Ｗ４に等しい。入出力回路に対する電源供給
は、入出力回路数、同時動作数、配線の電圧降下、パッ
ド位置などを勘案して決められるが、図では３個の入出
力回路に対して一個の電源供給用パッドを割り当ててい
る。そのため、この一つの電源供給用パッドとしては、
Ｈ１，Ｈ２，Ｈ３…と並んでいる多数の入出力回路のう
ち４個毎に一つの入出力回路を使用できないものとし
て、この入出力回路のあった位置の外側のパッドｐ４，
ｐ８，ｐ１２…を電源供給用パッドとして割り当て、こ
の電源供給用パッドと、入出力回路上に横方向に配置さ
れている電源配線Ｖ１とは電源接続配線層ＬＥにより接
続され、電源供給用パッド以外の接続パッドは信号用パ
ッドとして用いられ、信号用パッドと各入出力回路とは
接続配線Ｌにより接続されている。
【０００３】
【発明が解決しようとする課題】このマスタスライス方
式のチップでは、電源供給用パッドに隣接した入出力回
路は使用できない。そのため、複数Ｎ個の入出力回路に
対して１個の電源供給用パッドを必要とするとき、チッ
プ内の全部の入出力回路数をＭ個とすると（Ｍ／Ｎ）個
の電源供給用パッドが必要となる。その結果（Ｍ／Ｎ）
個の入出力回路が使用することのできない無駄な領域と
なり、チップサイズを大きくし、歩留まり低下を招くと
いう欠点がある。
式のチップでは、電源供給用パッドに隣接した入出力回
路は使用できない。そのため、複数Ｎ個の入出力回路に
対して１個の電源供給用パッドを必要とするとき、チッ
プ内の全部の入出力回路数をＭ個とすると（Ｍ／Ｎ）個
の電源供給用パッドが必要となる。その結果（Ｍ／Ｎ）
個の入出力回路が使用することのできない無駄な領域と
なり、チップサイズを大きくし、歩留まり低下を招くと
いう欠点がある。
【０００４】
【課題を解決するための手段】上記課題に対して本発明
では、複数Ｎ個の入出力回路に対して入出力回路領域の
幅Ｗ２とし、Ｗ２×Ｎの幅の間にＮ個の信号用パッドと
１個の電源供給用パッドを設けている。したがって、入
出力回路領域の幅Ｗ２を、接続パッド配置間隔Ｗ１に対
してＷ２＝Ｗ１×（Ｎ＋１）／Ｎと広げながら、Ｎ個の
入出力回路とＮ個の信号用パッドおよび１個の電源供給
用パッドとを含む入出力回路群（グループ）をチップ周
辺に沿って繰り返し配置している。
では、複数Ｎ個の入出力回路に対して入出力回路領域の
幅Ｗ２とし、Ｗ２×Ｎの幅の間にＮ個の信号用パッドと
１個の電源供給用パッドを設けている。したがって、入
出力回路領域の幅Ｗ２を、接続パッド配置間隔Ｗ１に対
してＷ２＝Ｗ１×（Ｎ＋１）／Ｎと広げながら、Ｎ個の
入出力回路とＮ個の信号用パッドおよび１個の電源供給
用パッドとを含む入出力回路群（グループ）をチップ周
辺に沿って繰り返し配置している。
【０００５】
【実施例】つぎに図面により本発明を説明する。図１は
本発明の一実施例に係るチップの部分平面図である。図
１において、一つの入出力回路群ＡＧ１の入出力回路数
Ｎは３の例を示している。この入出力回路群の接続パッ
ド数は勿論（３＋１）個であり、このような入出力回路
群ＡＧ１，ＡＧ２，ＡＧ３，…がチップ周辺に沿い繰り
返し配置されている。これらの入出力回路群内のパッド
Ｐ１，Ｐ２，Ｐ３，Ｐ４のうち、Ｐ４一つが電源供給用
パッドで他の３個は信号用パッドである。信号用パッド
のそれぞれと近接の入出力回路との間は接続配線Ｌで接
続されており、電源供給用パッドＰ４は入出力回路の上
を横方向に配置されている電源配線Ｖ１と電源接続配線
層ＬＥで接続されている。
本発明の一実施例に係るチップの部分平面図である。図
１において、一つの入出力回路群ＡＧ１の入出力回路数
Ｎは３の例を示している。この入出力回路群の接続パッ
ド数は勿論（３＋１）個であり、このような入出力回路
群ＡＧ１，ＡＧ２，ＡＧ３，…がチップ周辺に沿い繰り
返し配置されている。これらの入出力回路群内のパッド
Ｐ１，Ｐ２，Ｐ３，Ｐ４のうち、Ｐ４一つが電源供給用
パッドで他の３個は信号用パッドである。信号用パッド
のそれぞれと近接の入出力回路との間は接続配線Ｌで接
続されており、電源供給用パッドＰ４は入出力回路の上
を横方向に配置されている電源配線Ｖ１と電源接続配線
層ＬＥで接続されている。
【０００６】図２は本発明の実施例２のチップ上辺部分
図である。本例は図１の例に比べると、電源供給用パッ
ドの位置を入出力回路群毎に変えたもので、グループＢ
Ｇ１ではパッドＰ３を、グループＢＧ２ではパッドＰ２
を、グループＢＧ３ではパッドＰ１を電源供給用パッド
とし、その他は信号用パッドとしている。
図である。本例は図１の例に比べると、電源供給用パッ
ドの位置を入出力回路群毎に変えたもので、グループＢ
Ｇ１ではパッドＰ３を、グループＢＧ２ではパッドＰ２
を、グループＢＧ３ではパッドＰ１を電源供給用パッド
とし、その他は信号用パッドとしている。
【０００７】図３は本発明の実施例３のチップ上辺部分
図である。図において、本例では一つのグループＣＧの
入出力回路数Ｎを４としたもので、かつ、電源供給用パ
ッドとしては、Ｐ１〜Ｐ５と並ぶ接続パッドのうち、Ｐ
３のパッドを用い、その他のパッドは信号用パッドとし
ている。
図である。図において、本例では一つのグループＣＧの
入出力回路数Ｎを４としたもので、かつ、電源供給用パ
ッドとしては、Ｐ１〜Ｐ５と並ぶ接続パッドのうち、Ｐ
３のパッドを用い、その他のパッドは信号用パッドとし
ている。
【０００８】上述のように本発明では、一つのグループ
の入出力回路数Ｎは種々の要因を勘案して任意に決めら
れる。また、グループ内の電源供給用パッドの位置にし
ても、グループ内パッド列のうちどの位置でも良く、さ
らに、個々の信号用パッドと入出力回路との間を接続す
る信号配線にしても、必ずしも最も近接している相手と
の間とは限らず、これも任意に選択できるのはいうまで
もない。
の入出力回路数Ｎは種々の要因を勘案して任意に決めら
れる。また、グループ内の電源供給用パッドの位置にし
ても、グループ内パッド列のうちどの位置でも良く、さ
らに、個々の信号用パッドと入出力回路との間を接続す
る信号配線にしても、必ずしも最も近接している相手と
の間とは限らず、これも任意に選択できるのはいうまで
もない。
【０００９】
【発明の効果】以上説明したように本発明では、一つの
グループの入出力回路のうち一つの使用できない入出力
回路が生じた従来例に対して、この使用できない無駄な
入出力回路を無くしているので、チップサイズを小さく
できる。
グループの入出力回路のうち一つの使用できない入出力
回路が生じた従来例に対して、この使用できない無駄な
入出力回路を無くしているので、チップサイズを小さく
できる。
【００１０】入出力回路数Ｎは共に同じ３である図１の
本発明と図４の従来例と比べて見ると、両者共に３個の
入出力回路に対して１個の電源供給用パッドを備えてお
り、図４の従来例の入出力回路領域の長さＡ４は１００
０μｍのとき、図１の入出力回路領域の長さＡ１は Ａ１＝Ａ３×Ｎ／（Ｎ＋１）＝１０００×３／４＝７５０μｍ となり、チップサイズとしては、１０００−７５０＝２
５０μｍ、上辺側と下辺側で合計５００μｍの長さだけ
小さくできるという効果が得られる。
本発明と図４の従来例と比べて見ると、両者共に３個の
入出力回路に対して１個の電源供給用パッドを備えてお
り、図４の従来例の入出力回路領域の長さＡ４は１００
０μｍのとき、図１の入出力回路領域の長さＡ１は Ａ１＝Ａ３×Ｎ／（Ｎ＋１）＝１０００×３／４＝７５０μｍ となり、チップサイズとしては、１０００−７５０＝２
５０μｍ、上辺側と下辺側で合計５００μｍの長さだけ
小さくできるという効果が得られる。
【００１１】図３の例においては同様にして４００μｍ
小さくできる。
小さくできる。
【図１】本発明の一実施例に係るチップ上辺の部分平面
図である。
図である。
【図２】本発明の実施例２に係るチップ上辺の部分平面
図である。
図である。
【図３】本発明の実施例３に係るチップ上辺の部分平面
図である。
図である。
【図４】従来のマスタスライス方式集積回路チップ上辺
部の部分平面図である。
部の部分平面図である。
Ｅ，Ｆ，Ｈ 入出力回路 Ｐ，ｐ 接続パッド ＡＧ，ＢＧ，ＣＧ 入出力回路群（グループ） Ｌ，ＬＥ 接続配線
Claims (1)
- 【請求項１】 チップ周辺に沿って並べられた複数の入
出力回路と、その複数の入出力回路が占める幅範囲内の
外側に並べられた、前記複数の入出力回路数と同数の信
号用パッドおよび１個の電源供給用パッドとを含む入出
力回路群が前記チップ上に繰り返し配置され、前記信号
用パッド個々と入出力回路個々との間が接続配線で接続
されていることを特徴とするマスタスライス方式集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22909392A JPH0677445A (ja) | 1992-08-28 | 1992-08-28 | マスタスライス方式集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22909392A JPH0677445A (ja) | 1992-08-28 | 1992-08-28 | マスタスライス方式集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677445A true JPH0677445A (ja) | 1994-03-18 |
Family
ID=16886647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22909392A Withdrawn JPH0677445A (ja) | 1992-08-28 | 1992-08-28 | マスタスライス方式集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
-
1992
- 1992-08-28 JP JP22909392A patent/JPH0677445A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |