JPH0529456A

JPH0529456A - 半導体集積回路装置

Info

Publication number: JPH0529456A
Application number: JP3180807A
Authority: JP
Inventors: Atsushi Shimizu; 淳清水; Satoru Isomura; 悟磯村; Takeo Yamada; 健雄山田; Toru Kobayashi; 徹小林; Yasuhiro Fujimura; 康弘藤村; Yuko Ito; 祐子伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-07-22
Filing date: 1991-07-22
Publication date: 1993-02-05
Anticipated expiration: 2016-06-25
Also published as: US5341049A; JP3179800B2

Abstract

(57)【要約】【目的】入出力回路２及び内部論理回路６を備えたＡＳ
ＩＣ１において、動作速度の高速化及び高集積化を図
る。又、入出力回路２、内部論理回路６及びクロックア
ンプ回路４を備えたＡＳＩＣ１において、動作速度の高
速化及び高集積化を図る。【構成】前記ＡＳＩＣ１において、入出力回路２、内部
論理回路６の夫々を一方向に複数個に分割し、前記内部
論理回路６の複数個に分割された夫々の間に入出力回路
２の複数個に分割された夫々を配置する。また、ＡＳＩ
Ｃ１において、クロックアンプ回路４を複数個に分割
し、この分割されたクロックアンプ回路４を中央から周
囲に向って配置しかつ均等な長さの結線で接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＡＳＩＣ（Ａpplication Ｓpecific Ｉnte
grated Ｃircuit又はＡpplication Ｓpecific Ｓtandar
d Ｐroduct：特定用途向けＩＣ）に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】ＡＳＩＣの設計概念にはスタンダードセ
ル方式、ゲートアレイ方式、カスタム方式等のいずれか
の方式を採用する半導体集積回路装置のすべてが含まれ
る。ＡＳＩＣは、基本的にコンピュータを利用した自動
配置配線システム（ＤＡ:Ｄesign Ａutomation）の支援
に基づき、設計開発が行われる。例えば、スタンダード
セル方式を採用する半導体集積回路装置は、一般的に、
予め最適な設計がなされた複数種類のマクロセル（機能
回路ブロック）を自動配置配線システムに登録し、必要
に応じていくつかのマクロセルを配置し、このいくつか
のマクロセル間を相互に結線する方式である。したがっ
て、スタンダードセル方式を採用する半導体集積回路装
置は、設計開発期間が短く、集積密度並びに回路性能が
比較的高い特徴を有し、多品種、少量生産に適してい
る。

【０００３】前述のＡＳＩＣは一般的には平面形状が方
形状に形成された単結晶珪素基板を主体に構成される。
この単結晶珪素基板（半導体基板）の一主面の中央領域
はマクロセルが複数個、複数種類配置され組立てられた
内部論理回路が構成される。この内部論理回路の周囲に
おいて、単結晶珪素基板の一主面には入力回路、出力回
路のいずれか、又は入力回路及び出力回路を含む入出力
回路が構成される。この入出力回路のさらに周囲におい
て、単結晶珪素基板の一主面上には複数個の外部端子
（ボンディングパッド）が配列される。

【０００４】大型コンピュータなどに組込まれる、高速
演算処理及び高実装密度が要求されるＡＳＩＣは、フェ
イスダウンボンディング方式を利用し、マザーボード、
ベビーボード等の実装基板に１個又は複数個実装され
る。フェイスダウンボンディング方式は、ＡＳＩＣの外
部端子、実装基板の端子の夫々の間に半田突起電極（半
田バンプ電極）を介在し、この半田突起電極で両者間を
機械的かつ電気的に接続する方式である。

【０００５】このフェイスダウンボンディング方式は、
ワイヤボンディング方式に比べて、ＡＳＩＣの外部端子
と実装基板の端子との間の信号伝達経路、電源供給経路
のいずれもが短くなる。つまり、信号伝達経路の短縮化
は、信号伝達速度の高速化が図れ、回路動作の高速化に
寄与し、電源供給経路の短縮化は、電源ノイズの吸収速
度の高速化が図れ、同様に回路動作の高速化に寄与する
ので、結果的に、ＡＳＩＣの回路動作速度の高速化が図
れる。

【０００６】また、フェイスダウンボンディング方式
は、１個の実装基板に複数個のＡＳＩＣを実装した場
合、ＡＳＩＣの封止体の一部を複数個のＡＳＩＣの間で
相互に兼用できるので、実装面積の縮小化が図れ、高密
度実装ができる。

【０００７】さらに、フェイスダウンボンディング方式
はＡＳＩＣの裏面（単結晶珪素基板の回路が搭載されな
い他の主面）から強制冷却ができる。つまり、発熱量の
高いＡＳＩＣ例えば内部論理回路がバイポーラトランジ
スタを主体に構成されるＡＳＩＣにおいては、回路動作
上での信頼性を充分に確保できる。

【０００８】

【発明が解決しようとする課題】しかしながら、本発明
者は、前述のＡＳＩＣの開発に先立ち、以下の問題点を
見出した。

【０００９】（１）前述のＡＳＩＣは内部論理回路を中
心にその周囲に入出力回路、外部端子の夫々が順次配置
される。このため、外部端子から入出力回路を介在して
内部論理回路に至るまでの結線長（信号伝達経路）が長
く、又内部論理回路内において引き回しや迂回により結
線長が長くなるので、信号伝達速度が低下し、ＡＳＩＣ
の回路動作速度が低下する。

【００１０】（２）前述のＡＳＩＣの入出力回路の領域
上は、電源配線領域としては使用されるが、内部論理回
路に配置されるマクロセル間やこのマクロセル内の論理
回路間の結線を配置する配線チャネル領域としては使用
されない。このため、入出力回路の領域の有効な利用が
できない（使用されない無駄な領域が発生する）ばかり
か、内部論理回路の結線本数が不足し、内部論理回路の
論理回路セルの使用効率が低下するので、ＡＳＩＣの集
積度が低下する。

【００１１】（３）前述のＡＳＩＣは、内部論理回路に
配置されるマクロセル（１つの論理回路）の回路動作を
制御するクロックパルス信号を供給するクロックアンプ
回路が配置される。このクロックアンプ回路が配置され
ると、このクロックアンプ回路の周囲の配線チャネル領
域に配置される結線が多数使用されるので、クロックア
ンプ回路の周囲の論理回路セルがほとんど使用できな
い。また、内部論理回路にクロックアンプ回路が配置さ
れると、内部論理回路の論理回路セルの規則性が乱れ、
マクロセルの配置や結線の配置が難しくなる。このた
め、内部論理回路の論理回路セルの使用効率が低下する
ので、ＡＳＩＣの集積度が低下する。

【００１２】（４）前述のＡＳＩＣは半田突起電極を介
在してフェスダウンボンディング方式で実装基板に実装
される。前記半田突起電極は、ＡＳＩＣの回路動作時に
発生する熱などが原因となる応力損傷（例えば、破断）
を防止し、接続信頼性を確保する目的で、通常、外部端
子の平面サイズに比べて、信号伝達経路となる部分の断
面積が大きく構成される。このため、半田突起電極のサ
イズ及び配列ピッチで入出力回路のサイズや配置ピッチ
が制約され、この入出力回路のサイズが大きくなるの
で、ＡＳＩＣの集積度が低下する。

【００１３】また、逆に、入出力回路のサイズが大きく
なると、入出力回路の配置数が減少し、多端子（多ピン
化）が図れない。

【００１４】本発明の目的は、下記のとおりである。

【００１５】（１）入出力回路及び内部論理回路を備え
た半導体集積回路装置において、動作速度の高速化を図
るとともに、集積度を向上する。（２）入出力回路及び内部論理回路を備えた半導体集積
回路装置において、入出力回路数の増加（多端子化）を
図る。（３）入出力回路及び内部論理回路を備えた半導体集積
回路装置において、動作上の信頼性を向上する。（４）入出力回路、内部論理回路及び記憶回路を備えた
半導体集積回路装置において、動作速度の高速化を図る
とともに、集積度を向上する。（５）入出力回路、内部論理回路及び記憶回路を備えた
半導体集積回路装置において、実装基板への実装上の信
頼性を向上する。（６）入出力回路、内部論理回路及びクロックアンプ回
路を備えた半導体集積回路装置において、動作速度の高
速化を図る。（７）入出力回路、内部論理回路及びクロックアンプ回
路を備えた特定用途向け半導体集積回路装置（ＡＳＩ
Ｃ）において、動作速度の高速化を図るとともに、開発
期間を短縮する。（８）入出力回路、内部論理回路及びクロックアンプ回
路を備えた特定用途向け半導体集積回路装置において、
集積度を向上する。（９）電源配線に重ね合せて記憶回路を配置する特定用
途向け半導体集積回路装置において、回路動作上の信頼
性を向上する。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１８】（１）入出力回路及びこの入出力回路に結
線される内部論理回路を備えた半導体集積回路装置にお
いて、一方向に前記内部論理回路を３個又はそれ以上の
複数個に分割するとともに、この内部論理回路の複数個
の分割方向と同一方向に前記入出力回路を２個又はそれ
以上の複数個に分割し、前記内部論理回路の複数個に分
割された夫々の間に前記入出力回路の複数個に分割され
た夫々を配置するとともに、この入出力回路の複数個に
分割された夫々とその両側に配置された内部論理回路の
複数個に分割された夫々とが結線される。

【００１９】（２）前記手段（１）の分割された１個の
内部論理回路は内部論理回路の複数個の分割方向、その
交差方向に夫々複数個配置された論理回路セルの集合で
構成され、前記分割された１個の入出力回路は入出力回
路の複数個の分割方向、その交差方向に夫々複数個配置
された入出力回路セルの集合で構成され、この分割され
た１個の入出力回路は、分割方向に配置された入出力回
路セル数に比べて交差方向に配置された入出力回路セル
数が多くされ、ストライプ形状に構成される。

【００２０】（３）前記手段（２）の１個の入出力回路
セルの交差方向の長さに入出力回路を構成するすべての
入出力回路セルの数を剰じた合計の入出力回路セル長
が、前記内部論理回路の周辺長に比べて長く構成され
る。

【００２１】（４）前記手段（２）又は手段（３）の入
出力回路の入出力回路セルの夫々の上部にこの入出力回
路セル毎に配置されかつ電気的に結線される入出力信号
用外部端子が配置される、又はこの入出力信号用外部端
子が配置されるとともに、この入出力信号用外部端子の
上部に入出力信号用外部端子毎に配置されかつ結線され
る入出力信号用突起電極が配置される。

【００２２】（５）前記手段（１）乃至手段（４）のい
ずれかの入出力回路の複数個に分割されたうちの１個の
入出力回路の上部、この分割された１個の入出力回路の
両側に配置された内部論理回路の複数個に分割されたう
ちの２個の内部論理回路の上部の夫々には、入出力回路
若しくは内部論理回路の分割方向と同一方向に延在する
電源配線が配置され、この電源配線の両端は分割された
２個の内部論理回路の夫々の上部に配置される電源用外
部端子に電気的に接続されるとともに、前記電源配線の
中央部は分割された１個の入出力回路に電気的に接続さ
れる。

【００２３】（６）前記手段（５）の分割された１個の
入出力回路の入出力回路セルの上部に配置された入出力
信号用外部端子の上部には入出力信号用突起電極が配置
されるとともに、前記分割された２個の内部論理回路の
上部に配置された電源用外部端子の上部には電源用突起
電極が配置される。

【００２４】（７）前記手段（１）乃至手段（６）のい
ずれかの入出力回路の分割されたうちの１個の入出力回
路は、この入出力回路の分割方向と交差する交差方向に
複数個の入出力回路セルを配置した入出力回路セル列が
前記分割方向に２列に配列され、この２列に配列された
入出力回路セル列の夫々の間には交差方向に延在する１
組の入出力回路制御信号線が延在し、前記２列に配列さ
れた入出力回路セル列の夫々の入出力回路セルが前記１
組の入出力回路制御信号線に結線される。

【００２５】（８）前記手段（７）の分割された１個の
入出力回路の入出力回路セルは前記分割方向の辺の長さ
に対して交差方向の辺の長さが長い長方形状で構成さ
れ、前記入出力回路セル列の交差方向への複数個の入出
力回路セルの夫々の配置ピッチに対して、入出力回路セ
ル毎に配置された複数個の入出力信号用突起電極の夫々
の配置ピッチがほぼ同一に構成され、前記分割方向に配
列された２列の入出力回路セル列の夫々毎に配置される
入出力信号用外部端子の配置ピッチが前記交差方向に配
置された入出力信号用突起電極の配置ピッチと同一で構
成され、かつこの配置ピッチに対して分割方向に２列に
配列された入出力回路セル列の夫々の入出力回路セルの
配置ピッチが小さい。

【００２６】（９）前記手段（１）乃至手段（８）のい
ずれかの内部論理回路又はその一部の交差方向において
隣接する両側の夫々に記憶回路を複数個に分割した夫々
を配置し、前記内部論理回路又はその一部とその両側に
配置された記憶回路の複数個に分割された夫々とが結線
される。

【００２７】（１０）前記手段（９）の記憶回路の上部
には、この記憶回路に結線される電源用外部端子が複数
個配置されるとともに、この記憶回路に実質的に結線さ
れずかつ電気的に機能しない外部端子が複数個配置さ
れ、前記電源用外部端子、電気的に機能しない外部端子
の夫々の上部には突起電極が配置される。

【００２８】（１１）入出力回路、この入出力回路に結
線される内部論理回路、この内部論理回路に結線される
クロックアンプ回路を備えた半導体集積回路装置におい
て、一方向に前記内部論理回路を少なくとも４個の偶数
個に分割するとともに、この内部論理回路の複数個の分
割方向と同一方向に前記入出力回路を少なくとも３個の
奇数個に分割し、前記内部論理回路の複数個に分割され
た夫々の間に前記入出力回路の複数個に分割された夫々
を配置するとともに、この入出力回路の複数個に分割さ
れた夫々とその両側に配置された内部論理回路の複数個
に分割された夫々とが結線され、前記入出力回路の奇数
個に分割されたうち、分割方向の中央部に配置された入
出力回路の領域の一部に前記クロックアンプ回路の初段
回路を配置するとともに、分割方向の初段、後段の夫々
に配置される入出力回路の領域の一部に前記クロックア
ンプ回路の後段回路を配置し、前記クロックアンプ回路
の初段回路と分割方向の初段の後段回路との間、前記初
段回路と分割方向の後段の後段回路との間の夫々がほぼ
同一の結線長で結線されるとともに、前記内部論理回路
の複数個に分割されたうち、分割方向の初段の入出力回
路の両側に配置された２個の内部論理回路とこの分割方
向の初段の入出力回路の領域の一部に配置されたクロッ
クアンプ回路の後段回路とが結線され、かつ分割方向の
後段の入出力回路の両側に配置された２個の内部論理回
路とこの分割方向の後段の入出力回路の領域の一部に配
置されたクロックアンプ回路の後段回路とが結線され
る。

【００２９】（１２）前記手段（１１）の半導体集積回
路装置は特定用途向けの半導体集積回路装置であり、前
記内部論理回路はコンピュータの支援に基づき自動的に
回路及び配線が配置される自動配置配線システムで構成
される。

【００３０】（１３）前記手段（１２）の内部論理回路
の分割された夫々はその分割方向と交差する交差方向に
分割され、この交差方向に分割された内部論理回路の夫
々の間には前記クロックアンプ回路で使用される参照電
圧を生成する電源回路が配置され、前記クロックアンプ
回路の初段回路、後段回路の夫々を接続する結線は前記
入出力回路の領域又は前記電源回路の領域に配置され
る。

【００３１】（１４）コンピュータの支援に基づく自動
配置配線システムを使用し、所定の配列ピッチで繰返し
配列される複数本の電源配線に重ね合せて、実質的に同
一の記憶回路が自動的に複数個配置される、特定用途向
けの半導体集積回路装置において、前記複数本の電源配
線の延在方向に沿って、前記複数個の記憶回路が配置さ
れる。

【００３２】（１５）前記手段（１）乃至手段（１３）
のいずれかの内部論理回路はバイポーラトランジスタを
主体に構成され、前記手段（９）、手段（１０）、手段
（１４）のいずれかの記憶回路は相補型ＭＩＳＦＥＴを
主体に構成される。

【００３３】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。（Ａ）前記内部論理回路を複数個に分割し、この内部論
理回路の複数個の分割毎に複数個に分割された入出力回
路を配置し、分割された１個の入出力回路と分割された
１個の内部論理回路との間を接続する結線長が内部論理
回路の分割数に応じて短縮されるので、分割された１個
の入出力回路と分割された１個の内部論理回路との間の
信号伝達速度を速くでき、半導体集積回路装置の動作速
度の高速化が図れる。（Ｂ）前記入出力回路の複数個に分割された夫々の両側
に内部論理回路の複数個に分割された夫々を配置し、こ
の分割された１個の入出力回路とその両側に配置される
分割された合計２個の内部論理回路の夫々との間が結線
され、分割された１個の内部論理回路の一方向（分割方
向）における寸法の約半分の結線長において、分割され
た１個の入出力回路と分割された１個の内部論理回路と
の間を結線できる（結線長を約半分に短縮できる）の
で、分割された１個の入出力回路と分割された１個の内
部論理回路との間の信号伝達速度を速くでき、半導体集
積回路装置の動作速度の高速化が図れる。（Ｃ）前記入出力回路の複数個に分割された夫々の両側
からすべてにおいて結線を引き出し、入出力回路の複数
個に分割された夫々と内部論理回路の複数個に分割され
た夫々との結線できる確率が高まるので、前記入出力回
路の使用効率を高め（使用されない入出力回路は無駄な
空領域を形成し、単位面積当りに配置される実使用状態
にある入出力回路数を減少する）、半導体集積回路装置
の集積度を向上できる。

【００３４】上述した手段（２）によれば、前記分割さ
れた１個の内部論理回路の複数個の論理回路セルの夫々
と対向する位置に分割された１個の入出力回路の入出力
回路セルが対向する数を増加でき、最短距離で結線でき
る論理回路セル及び入出力回路セルの数を増加できるの
で、この入出力回路セルと論理回路セルとの間の信号伝
達速度を速め、半導体集積回路装置の動作速度の高速化
が図れる。また、前記入出力回路セルと論理回路セルと
の間の結線の引き回しを減少でき、結線に要する面積を
縮小できるので、半導体集積回路装置の集積度を向上で
きる。

【００３５】上述した手段（３）によれば、内部論理回
路の周辺に沿って入出力回路を配置する場合とほぼ同程
度の入出力回路セル数又はそれ以上の入出力回路セル数
を配置できるので、入出力回路セル数を増加できる（多
端子化若しくは多ピン化を図れる）。

【００３６】上述した手段（４）によれば、以下の作用
効果が得られる。（Ａ）前記入出力回路の入出力回路セル、それに接続さ
れる入出力信号用外部端子の夫々が、他の入出力回路セ
ルや内部論理回路の論理回路セルを迂回することなく、
上層から下層に向ってほぼ直線的に結線でき、この結線
長を短縮できるので、入出力信号用外部端子と入出力回
路セルとの間の信号伝達速度を速め、半導体集積回路装
置の動作速度の高速化が図れる。（Ｂ）前記入出力回路の入出力回路セルの占有面積内若
しくはその一部において入出力信号用外部端子を配置し
たので、入出力信号用外部端子を配置する領域に相当す
る分、半導体集積回路装置の集積度を向上できる。（Ｃ）前記作用効果（Ａ）とほぼ同様に、入出力信号用
突起電極（半田バンプ電極）と入出力回路セルとの間が
入出力用外部端子を介在しほぼ直線的に結線できるの
で、半導体集積回路装置の動作速度の高速化が図れる。

【００３７】上述した手段（５）又は（６）によれば、
以下の作用効果が得られる。（Ａ）前記分割された１個の入出力回路にその両側から
短い電源供給経路を通して（電源供給経路の一部となる
電源配線の供給経路長に寄与する長さが分割された１個
の内部論理回路の分割方向の約半分の長さと同等かそれ
以下になる）電源が供給され、分割された１個の入出力
回路の回路動作上のノイズマージンを向上できるので、
半導体集積回路装置の動作上の信頼性を向上できる。（Ｂ）前記分割された２個の内部論理回路の上部に電源
用外部端子、又は電源用外部端子及び電源用突起電極を
配置し、この内部論理回路の上部の領域を電源給電領域
としたので、この電源給電領域に相当する占有面積を縮
小し、半導体集積回路装置の集積度を向上できる。

【００３８】上述した手段（７）によれば、以下の作用
効果が得られる。（Ａ）前記１組の入出力回路制御信号線を分割された１
個の入出力回路の２列の入出力回路セル列の夫々で兼用
し、１組の入出力回路制御信号線を排除できるので、こ
の１組の入出力回路制御信号線に相当する分、配線の占
有面積を縮小し、半導体集積回路装置の集積度を向上で
きる。（Ｂ）前記１組の入出力回路制御信号線に相当する分、
他の信号配線を配置でき、内部論理回路の使用効率を高
められる（使用されない内部論理回路を低減できる）の
で、半導体集積回路装置の集積度を向上できる。（Ｃ）前記１組の入出力回路制御信号線と２列の入出力
回路セル列の夫々とが入出力回路の分割方向の約半分の
長さに相当する最短距離において結線でき、前記結線の
引き回し配線（迂回配線）を低減できるので、制御信号
の伝達速度を速め、半導体集積回路装置の動作速度の高
速化が図れる。（Ｄ）前記作用効果（Ｃ）の結線の引き回し配線を低減
できるので、配線の占有面積を縮小し、半導体集積回路
装置の集積度を向上できる。

【００３９】上述した手段（８）によれば、以下の作用
効果が得られる。（Ａ）前記分割された１個の入出力回路の入出力回路セ
ルを交差方向に配置される入出力信号用突起電極の配置
ピッチに対応させた長方形で構成し、この入出力回路セ
ルを交差方向に長くした分、入出力回路セルを分割方向
に短く構成したので、入出力信号用突起電極の分割方向
の配置ピッチに制約されずに、入出力回路セルの分割方
向の配置ピッチ（入出力回路セル列の配置ピッチ）を小
さくし、入出力回路の占有面積を縮小でき、半導体集積
回路装置の集積度を向上できる。（Ｂ）前記作用効果（Ａ）の入出力回路の占有面積の縮
小により、入出力回路の入出力回路セル数を増加できる
ので、半導体集積回路装置の多端子化が図れる。（Ｃ）前記作用効果（Ｂ）の入出力回路の占有面積の縮
小により、内部論理回路の論理回路セルを増加できる。

【００４０】上述した手段（９）によれば、前記記憶回
路の複数個に分割された夫々の間に内部論理回路又はそ
の一部を配置し、分割された記憶回路のメモリセルと内
部論理回路又はその一部との間の結線長を交差方向の分
割数に対応して短縮できるので、内部論理回路又はその
一部から記憶回路の所定のメモリセルをアクセスする場
合、アクセス時間を短縮でき、半導体集積回路装置の動
作速度の高速化が図れる。

【００４１】上述した手段（１０）によれば、以下の作
用効果が得られる。（Ａ）前記記憶回路の占有面積内に電源用外部端子を配
置するとともに、この電源用外部端子の上部に突起電極
（半田バンプ電極）を配置したので、この電源用外部端
子及び突起電極を配置する領域に相当する分、半導体集
積回路装置の集積度を向上できる。（Ｂ）前記記憶回路の領域に電気的に機能しない外部端
子（ダミー外部端子）を配置するとともに、この電気的
に機能しない外部端子の上部に突起電極を配置し、半導
体集積回路装置をフェースダウンボンディング法で実装
基板に実装する際、この電気的に機能しない突起電極を
半導体集積回路装置と実装基板との間を機械的に補強す
る補強材として使用できるので、半導体集積回路装置の
実装上の信頼性を向上できる。

【００４２】上述した手段（１１）によれば、前記手段
（１）の作用効果の他に、前記クロックアンプ回路を１
個の初段回路及び２個の後段回路に分割するとともに、
この初段回路と後段回路との結線の結線長をほぼ同一に
し、クロックアンプ回路の初段回路から後段回路を通し
て内部論理回路の複数個に分割された夫々までの間のク
ロックパルス信号経路長をいずれも均一にしたので、ク
ロックパルス信号の位相差をなくし、内部論理回路の回
路動作の待機時間を減少し、半導体集積回路装置の動作
速度の高速化が図れる。

【００４３】上述した手段（１２）によれば、前記内部
論理回路の領域にクロックアンプ回路を配置せずに、入
出力回路の領域にクロックアンプ回路を配置し、内部論
理回路の規則性をくずさない（内部論理回路の領域に回
路の配置の禁止領域、迂回領域等が存在しない）ので、
クロックアンプ回路の配置による回路（例えば、マクロ
セル、機能回路ブロック等）の配置の制約がなく、内部
論理回路の領域のいずれの個所にも論理回路を容易に配
置できる。この結果、特定用途向け半導体集積回路装置
（ＡＳＩＣ）の開発期間を短縮でき、或いは開発コスト
を削減できる。

【００４４】上述した手段（１３）によれば、前記入出
力回路の領域又は電源回路の領域にクロックアンプ回路
の初段回路と後段回路とを接続する結線を配置し、内部
論理回路の領域の論理回路間を接続する結線の本数を確
保できる（配線チャネル領域のチャネル本数に制約を生
じない）ので、内部論理回路の配置効率を高め、特定用
途向け半導体集積回路装置の集積度を向上できる。

【００４５】上述した手段（１４）によれば、前記複数
個の記憶回路（又はマクロセル若しくは機能回路ブロッ
ク）の夫々の配置ピッチと複数本の電源配線の配列ピッ
チとの間にずれが存在しても、複数個の記憶回路の夫々
と複数本の電源配線の夫々との重なる状態がすべてにお
いてほぼ均一になり、複数個の記憶回路の夫々に付加さ
れる寄生容量等の条件を一定にできるので、特定用途向
け半導体集積回路装置に配置される記憶回路の動作上の
信頼性を向上できる。

【００４６】上述した手段（１５）によれば、前記バイ
ポーラトランジスタは動作特性が速く、内部論理回路の
動作速度を速くできるので、半導体集積回路装置の動作
速度の高速化が図れ、前記相補型ＭＩＳＦＥＴは微細化
ができ、記憶回路の占有面積を縮小できるので、半導体
集積回路装置の集積度を向上できる。

【００４７】以下、本発明の構成について、ＡＳＩＣに
本発明を適用した一実施例とともに説明する。なお、実
施例を説明するための全図において、同一機能を有する
ものは同一符号を付け、その繰り返しの説明は省略す
る。

【００４８】

【実施例】（実施例１）本実施例１は、内部論理回
路がバイポーラトランジスタを主体として構成されるＡ
ＳＩＣに本発明を適用した、本発明の第１実施例であ
る。

【００４９】本発明の実施例１であるＡＳＩＣ（半導体
集積回路装置）の構成を図１（チップレイアウト図）に
示す。

【００５０】図１に示すように、本実施例１のＡＳＩＣ
１は、平面形状が方形状（本実施例１においてはほぼ正
方形）で形成され、単結晶珪素基板を主体に構成され
る。ＡＳＩＣ１は、前記単結晶珪素基板の一主面におい
て、中央部分の大半の領域に入出力回路２及び内部論理
回路６が配置される。また、ＡＳＩＣ１は、前記単結晶
珪素基板の一主面において、前記入出力回路２及び内部
論理回路６の周囲を取り囲む領域（単結晶珪素基板の最
縁周囲の方形状の各辺に沿った領域）には診断回路５が
配置される。

【００５１】前記内部論理回路６は図１中、横方向、縦
方向のいずれにも規則的に配置された複数個の論理回路
セル（ベーシックセル）６Ａで構成される。論理回路セ
ル６Ａは所定の論理機能（又は記憶機能）を備えたマク
ロセル（機能回路ブロック）又はこのマクロセルの一部
を構成する繰り返しの基本となる回路が配置される。論
理回路セル６Ａは、図４（ＡＳＩＣの要部に搭載される
回路のブロック回路図）に示すように、フリップフロッ
プ回路（Ｆ．Ｆ）、ＮＡＮＤゲート回路、ＮＯＲゲート
回路、ＮＯＴゲート回路、ＯＲゲート回路等の論理回路
（マクロセル又はマクロセルの一部）が配置できる。

【００５２】前記論理回路セル６Ａへの前述の論理回路
の配置はコンピュータの支援に基づく自動配置配線シス
テム（ＤＡ）でほぼ全面的に自動的に行われる。ＡＳＩ
Ｃ１の開発は、自動配置配線システムで行われる回路シ
ステムの設計段階（回路の配置及び結線の配置）、この
自動配置配線システムで形成された情報に基づき作成さ
れるマスク作成段階、この作成されたマスクを使用し、
半導体製造プロセスで実際のＡＳＩＣ１を製造する製品
製造段階の３段階に大別して行われる。つまり、前記論
理回路セル６Ａへの論理回路の配置はＡＳＩＣ１の開発
の比較的初期の段階に行われる。

【００５３】前記論理回路セル６Ａは、具体的な半導体
素子の配置や個数は示してないが、図１８（論理回路セ
ルに配置される回路の一例の回路図）に示すように、Ｅ
ＣＬ（Ｅmitter Ｃoupled Ｌogic）回路が容易に組み立
てられる、バイポーラトランジスタＴを主体に構成され
る。バイポーラトランジスタＴは例えば高速回路動作性
能に優れた縦型構造のｎｐｎ型で構成される。本実施例
１において、論理回路セル６Ａは４個の縦型構造のｎｐ
ｎ型バイポーラトランジスタＴが配置される。論理回路
セル６Ａは、バイポーラトランジスタＴに限らず、その
他に複数個の抵抗素子（拡散層抵抗素子若しくは多結晶
珪素膜抵抗素子）等が配置される。

【００５４】前記内部論理回路６は、図１中、横方向
（第１分割方向）に複数個、本実施例１においては８個
（３個以上、又は４個以上の偶数個）に分割され配置さ
れる。この複数個に分割された内部論理回路６の夫々の
間には入出力回路２が配置される（この入出力回路２も
複数個に分割されており、この複数個に分割された夫々
が配置される）。

【００５５】また、内部論理回路６は、図１中、縦方向
（第２分割方向であるとともに、第１分割方向と交差す
る交差方向である）に複数個、本実施例１において８個
に分割され配置される。この複数個に分割された内部論
理回路６の夫々の間には電源回路３が配置される（この
電源回路３も複数個に分割されており、この複数個に分
割された夫々が配置される）。

【００５６】つまり、複数個に分割されたうちの１個の
内部論理回路６（図１中、符号６を付けて点線で周囲を
囲んだ領域内に相当する）は、ＡＳＩＣ１の周縁領域に
配置された内部論理回路６を除き、横方向に配置された
２個の入出力回路２及び縦方向に配置された２個の電源
回路３で周囲を規定され囲まれた領域内に配置される。
また、換言すれば、複数個に分割されたうちの２個の内
部論理回路６は横方向において入出力回路２の両側に夫
々配置されるとともに、複数個に分割されたうちの２個
の内部論理回路６は縦方向において電源回路３の上下に
夫々配置される。

【００５７】前記内部論理回路６は、入出力回路２、電
源回路３の夫々の配置の領域を除き、単結晶珪素基板１
０の一主面の中央部分のほぼ全域において、所謂結線を
専用に配置する配線チャネル領域を介在せずに配置され
るので、本実施例１のＡＳＩＣ１は敷き詰め（sea of g
ates）方式で構成される。この敷き詰め方式は、基本的
に、内部論理回路６の所定の領域に配置される論理回路
セル６Ａにマクロセルを配置し、このマクロセルが配置
されないその周囲の未使用の（論理回路が配置されな
い）論理回路セル６Ａが配線チャネル領域として使用さ
れる。

【００５８】前記入出力回路２は、図１中、横方向、縦
方向のいずれにも規則的に配置された複数個の入出力回
路セル（ベーシックセル）２Ａ及び２Ｂで構成される。
この入出力回路２は、ＡＳＩＣ１の外部装置とこのＡＳ
ＩＣ１の内部論理回路６に配置された回路（例えばマク
ロセル）とのインターフェイス回路として使用され、主
に入力信号、出力信号の夫々のレベル変換を行う。

【００５９】前記入出力回路セル２Ａ、２Ｂの夫々は、
前記図４及び図１４（入出力回路の要部のブロック回路
図）に示すように、繰り返しの基本となる回路例えばＮ
ＯＴゲート回路、ＡＮＤゲート回路等が配置される。入
出力回路２のうち、入出力回路セル２Ａは、図１４に示
すように、入力信号（又は出力信号）専用回路例えばＮ
ＯＴゲート回路が配置され、入力バッファ回路として専
用に使用される。入出力回路２のうち、入出力回路セル
２Ｂは、入力信号専用回路、出力信号専用回路、入力信
号及び出力信号の双方向信号専用回路のいずれかが配置
される。入出力回路セル２Ｂは、例えばＮＯＴゲート回
路が配置されれば入力バッファ回路として使用され、Ａ
ＮＤゲート回路が使用されれば出力バッファ回路として
使用される。また、入出力回路セル２Ｂは例えばＮＯＴ
ゲート回路及びＡＮＤゲート回路が配置されれば入出力
バッファ回路として使用される。

【００６０】この入出力回路２の入出力回路セル２Ａ、
２Ｂの夫々への回路の配置は、前述の内部論理回路６の
論理回路セル６Ａへの論理回路の配置と同様に、コンピ
ュータの支援に基づく自動配置配線システムでほぼ全面
的に自動的に行われる。入出力回路２の入出力回路セル
２Ａ、入出力回路セル２Ｂの入力バッファ回路が配置さ
れる領域の夫々は、ＡＳＩＣ１がバイポーラトランジス
タを主体とした半導体集積回路装置（所謂ピュアバイポ
ーラＬＳＩ）の場合において、バイポーラトランジスタ
で構成される。また、入出力回路セル２Ａ、入出力回路
セル２Ｂの入力バッファ回路が配置される領域の夫々
は、ＡＳＩＣ１が同一単結晶珪素基板の一主面にバイポ
ーラトランジスタ及び相補型ＭＩＳＦＥＴを混在する場
合において、微細化に優れた相補型ＭＩＳＦＥＴで構成
される。入出力回路セル２Ｂの出力バッファ回路の領域
は次段回路の駆動能力に優れたバイポーラトランジスタ
を主体に構成される。

【００６１】前記入出力回路２は、図１中、内部論理回
路６が複数個に分割された第１分割方向と同一の横方向
に複数個、本実施例１においては７個（２個以上、又は
３個以上の奇数個）に分割され配置される。この複数個
に分割された入出力回路２は内部論理回路６の複数個に
分割された夫々の間に配置され、又は複数個に分割され
た入出力回路２の両側には内部論理回路２の複数個に分
割された夫々が配置される。

【００６２】複数個に分割された入出力回路２の夫々
は、図１、図４及び図１４に示すように、第１分割方向
において２個の入出力回路セル２Ａ又は２個の入出力回
路セル２Ｂが配置されるとともに、第２分割方向（交差
方向）において入出力回路セル２Ａ、２Ｂのいずれをも
含み２個よりも多い個数で複数個配置される。つまり、
複数個に分割された入出力回路２の夫々は、第２分割方
向に複数個の入出力回路セル２Ａ及び２Ｂを配列した入
出力回路セル列が第１分割方向に２列配置することによ
り構成される。前記複数個に分割された入出力回路２の
夫々は、この比率に限定はされないが、本実施例１にお
いて、入出力回路セル２Ａの第２分割方向に配列される
個数に比べて、入出力回路セル２Ｂの第２分割方向に配
列される個数が多く設定される。また、入出力回路セル
２Ｂは、後述するが、第１分割方向の辺の長さに比べて
第２分割方向の辺の長さが長い平面形状が長方形状で構
成される。つまり、この複数個に分割された入出力回路
２の夫々はＡＳＩＣ１の単結晶珪素基板の方形状の一辺
からこの一辺と対向する他の一辺に延在する（正確に
は、診断回路５で周囲を囲まれた領域内において延在す
る）レイアウトで配置される。

【００６３】この結果、複数個に分割された入出力回路
２の夫々は、第１分割方向に短く、第２分割方向に長
い、平面形状が細長い長方形状で構成され、第１分割方
向に内部論理回路６の複数個に分割された夫々を介在し
て配置されるので、入出力回路２の全体のレイアウトは
ストライプ形状（縞形状）で構成される。

【００６４】また、前記入出力回路２は、複数個に分割
されたうちの１個の入出力回路２の第２分割方向の長さ
（入出力回路セル列の長さ）が単結晶珪素基板の方形状
の一辺にほぼ対応した長さに設定され、第１分割方向に
２個以上分割される（入出力回路セル列としては４列以
上）。つまり、入出力回路２は、内部論理回路６の周囲
の４辺の夫々に沿って入出力回路２を配置する場合に比
べて、入出力回路セル２Ａ、２Ｂの夫々の配置個数を増
加できる。換言すれば、入出力回路２はその入出力回路
セル２Ｂの第２分割方向の長さにすべての入出力回路セ
ル２Ｂの個数を乗じた（入出力回路２の第１分割方向の
分割数に入出力回路セル列の全体の本数を乗じた）長さ
が得られ、この入出力回路２の長さは内部論理回路６の
周辺長に比べて長く、この内部論理回路６の周辺長より
も長い分、ＡＳＩＣ１は入出力回路２の入出力回路セル
２Ａ、２Ｂの夫々の配置個数を増加できる。

【００６５】この内部論理回路６、入出力回路２の夫々
の横方向における複数個の分割は、複数個に分割された
内部論理回路６の領域内に引き回される結線長が複数個
の分割数に対応して短縮できる。また、この内部論理回
路６、入出力回路２の夫々の横方向における複数個の分
割は、複数個に分割された内部論理回路６の例えば所定
の論理回路セル６Ａに配置された論理回路と入出力回路
２との間を接続する結線長を短縮できる。前記内部論理
回路６、電源回路３の夫々の縦方向における複数個の分
割においても、前述と同様の作用効果が得られる。

【００６６】前記電源回路３は、前述の内部論理回路６
及び入出力回路２と同様に、第１分割方向、第２分割方
向の夫々に複数個に分割される。電源回路３は、主に、
前記内部論理回路６に配置されたマクロセル若しくはそ
の一部、入出力回路２、後述するクロックアンプ回路４
の夫々で使用される参照電圧を発生する。この電源回路
３の複数個の分割は、複数個に分割された電源回路３と
複数個に分割された内部論理回路６、入出力回路２、ク
ロックアンプ回路４の夫々との間の結線長を短縮でき
る。

【００６７】前記ＡＳＩＣ１は、図１及び図１６（クロ
ックアンプ回路の位置関係を示すチップレイアウト図）
に示すように、図１５（クロックアンプ回路のブロック
図）に示すクロックアンプ回路４が配置される。このク
ロックアンプ回路４は、初段クロックアンプ回路（クロ
ックシェーパ回路）４Ａ、次段クロックアンプ回路４Ｂ
及び終段クロックアンプ回路４Ｃで構成され、クロック
アンプ回路を直列に３段に重ね合せて構成される。

【００６８】前記クロックアンプ回路４の初段クロック
アンプ回路４Ａは、図１及び図１６に示すように、ＡＳ
ＩＣ１のほぼ中央部において、入出力回路２の領域に配
置される（入出力回路セル２Ａ若しくは２Ｂが配置でき
る領域であるが、この入出力回路セル２Ａ若しくは２Ｂ
に変えて初段クロックアンプ回路４Ａが配置される）。
この初段クロックアンプ回路４Ａは外部装置からＡＳＩ
Ｃ１に入力されるクロック信号を次段クロックアンプ回
路４Ｂに分配する。

【００６９】次段クロックアンプ回路４Ｂは、ＡＳＩＣ
１を４分割した夫々のほぼ中央部において、合計４個配
置され、初段クロックアンプ回路４Ａと同様に、入出力
回路２の領域に配置される。この次段クロックアンプ回
路４Ｂは、初段クロックアンプ回路４Ａで分配されたク
ロック信号をさらに終段クロックアンプ回路４Ｃに分配
する。初段クロックアンプ回路４Ａと４個の次段クロッ
クアンプ回路４Ｂの夫々との間はほぼ均一の長さで結線
される。この結線の配置位置、使用される配線層等につ
いては後述する。

【００７０】終段クロックアンプ回路４Ｃは、ＡＳＩＣ
１を１６分割した夫々のほぼ中央部において、合計１６
個配置され、初段クロックアンプ回路４Ａと同様に、入
出力回路２の領域に配置される。この終段クロックアン
プ回路４Ｃは、その周囲に配置された複数個に分割され
たうちの４個の内部論理回路６に配置されるマクロセル
若しくはその一部（例えば、図１５に示すように、論理
回路セル６Ａに配置されたフリップフロップ回路）に、
次段クロックアンプ回路４Ｂで分配されたクロック信号
を供給する。合計１６個の終段クロックアンプ回路４Ｃ
に対して次段クロックアンプ回路４Ｂは合計４個配置さ
れているので、１個の次段クロックアンプ回路４Ｂは４
個の終段クロックアンプ回路４Ｃにクロック信号を分配
する。１個の次段クロックアンプ回路４Ｂと４個の終段
クロックアンプ回路４Ｃの夫々との間はほぼ均一の長さ
で結線される。この結線の配置位置、使用される配線層
等については後述する。

【００７１】なお、クロックアンプ回路４は、前述の３
段の分割数に限らず、内部論理回路６の分割数や分割さ
れた内部論理回路６の消費電力等に対応させて、２段、
４段、若しくは４段よりも多い分割数で配置してもよ
い。

【００７２】次に、前記ＡＳＩＣの特に配線層の断面構
造について、図３（ＡＳＩＣの要部断面図）を使用し、
簡単に説明する。図３中、右側はＡＳＩＣ１の入出力回
路２の入出力回路セル２の領域を示し、左側は内部論理
回路６の論理回路セル６Ａの領域を示す。

【００７３】前記ＡＳＩＣ１は前述のように単結晶珪素
基板１０を主体に構成される。内部論理回路６の論理回
路セル６Ａ、入出力回路２の入出力回路セル２Ａ、２Ｂ
の夫々がバイポーラトランジスタＴを主体に構成される
場合、単結晶珪素基板１０は例えばｐ型単結晶珪素基板
の表面（素子形成面）にｎ型エピタキシャル層を成長さ
せた基体が使用される。バイポーラトランジスタＴ及び
相補型ＭＩＳＦＥＴを混在する場合も同様である。ま
た、相補型ＭＩＳＦＥＴを主体に構成される場合は、エ
ピタキシャル層を成長しない単結晶珪素基板が使用され
る。

【００７４】前記単結晶珪素基板１０の一主面には前述
のバイポーラトランジスタＴ等の半導体素子が構成さ
れ、この半導体素子の上層であって、単結晶珪素基板１
０の上部には７層の配線層が積層される。

【００７５】第１層目配線層は半導体素子の上部に層間
絶縁膜（層間絶縁膜、最終保護膜等を総称して符号２４
を付ける）を介在して第１層目配線１１が配置される。
第１層目配線１１は、層間絶縁膜に形成された接続孔
（コンタクトホール）を通して半導体素子の各電極に電
気的に接続され、半導体素子間を主体に結線する。図３
及び図４（ＡＳＩＣの要部平面図）に示すように、第１
層目配線１１は、内部論理回路６の論理回路セル６Ａの
内部に配置された半導体素子間の結線、入出力回路２の
入出力回路セル２Ａ、２Ｂの夫々の半導体素子間の結線
等、所謂セル内結線として使用される。

【００７６】前記第１層目配線１１は、例えば、ＣＶＤ
法で堆積した、スパッタ法で堆積した若しくは双方で堆
積したＷ膜で形成し、約０.４〜０.６〔μｍ〕程度の比
較的薄い膜厚で形成される。Ｗ膜は、アルミニウム膜に
比べてエレクトロマイグレーション耐性（ＥＭＤ）、ス
トレスマイグレーション耐性（ＳＭＤ）の夫々に優れて
いるので、膜厚を薄くできる。この第１層目配線１１の
薄膜化は上層配線の下地の層間絶縁膜の表面を平坦化で
きる。また、Ｗ膜は、化学的反応性エッチング（ＲＩ
Ｅ）等の異方性エッチングで加工できるので、微細加工
に適している。さらに、Ｗ膜は、接続孔等の段差領域で
のステップカバレッジが良好であるので、断線不良が防
止できる。なお、第１層目配線１１は、Ｗ膜に変えて、
Ｍｏ膜、Ｔｉ膜等の所謂高融点金属膜、高融点金属とＳ
ｉとの化合物である高融点金属珪化膜の単層、若しくは
多結晶珪素膜に高融点金属珪化膜を積層した複合膜で形
成してもよい。

【００７７】第２層目配線層は第１層目配線層の上部に
層間絶縁膜を介在して第２層目配線１３が配置される。
第２層目配線１３は、層間絶縁膜に形成された接続孔
（スルーホール）を通して第１層目配線１１間を電気的
に接続する。図３及び図５（ＡＳＩＣの要部平面図）に
示すように、第２層目配線１３のうち、内部論理回路６
において延在する第２層目信号配線１３Ｓは、内部論理
回路６の１つ又は複数個の論理回路セル６Ａに配置した
マクロセル（若しくはマクロセルの一部）間のうち、比
較的近接する位置に配置されたマクロセル間を結線す
る。第２層目信号配線１３Ｓは、内部論理回路６におい
て、縦方向（第２分割方向）に延在する縦方向専用信号
配線として使用される。

【００７８】第２層目配線１３のうち、入出力回路２に
おいては、第２層目電源配線１３Ｖ、第２層目入出力回
路制御信号配線１３Ｉ／Ｏ、第２層目入出力信号配線１
３Ｓの夫々が配置される。

【００７９】前記第２層目電源配線１３Ｖは、本実施例
１において、入出力回路２の入出力回路セル２Ａ、２Ｂ
の夫々の上部に合計３本配置され、図５中、左側から右
側に向って、低電圧電源（Ｅ）、終端電源（Ｔ）、接地
電源（Ｃ）の夫々が供給される。この第２層目電源配線
１３Ｖは、内部論理回路６において延在する第２層目信
号配線１３Ｓと同様に、縦方向（第２分割方向）に延在
する。

【００８０】前記第２層目入出力回路制御信号配線１３
Ｉ／Ｏは、入出力回路２の複数個に分割された夫々の２
列の入出力回路セル列の境界領域において複数本配置さ
れ、第２層目電源配線１３Ｖと同一縦方向に延在する。
この複数本の第２層目入出力回路制御信号配線１３Ｉ／
Ｏは、複数個に分割された入出力回路２の２列の入出力
回路セル列のいずれをも共通に制御できる１組の第２層
目入出力回路制御信号配線１３Ｉ／Ｏである。つまり、
この１組の第２層目入出力回路制御信号配線１３Ｉ／Ｏ
は、複数個に分割された入出力回路２の２列の入出力回
路セル列の境界領域に配置され、この２列の入出力回路
セル列の夫々の回路動作を制御できる。

【００８１】１組の第２層目入出力回路制御信号配線１
３Ｉ／Ｏはこの２列の入出力回路セル列のいずれの入出
力回路セル２Ａ若しくは２Ｂにも最短距離で結線でき
る。また、第２層目入出力回路制御信号配線１３Ｉ／Ｏ
は２列の入出力回路セル列に対して１組が配置されるの
で、１組の第２層目入出力回路制御信号配線１３Ｉ／Ｏ
を配置する占有面積に相当する分、入出力回路２の占有
面積を縮小できる。

【００８２】前記第２層目入出力信号配線１３Ｓは、入
出力回路２の入出力回路セル２Ａ若しくは２Ｂの上部に
おいて配置され、入出力回路セル２Ａ若しくは２Ｂ（こ
れに配置された入力バッファ回路、出力バッファ回路又
は入出力バッファ回路）と外部端子（ボンディングパッ
ド）との間を結線する。

【００８３】前記第２層目配線１３は、例えばＴｉＷ膜
上にＡｌ合金膜を積層した積層膜で形成され、約１.０
〔μｍ〕程度の中程度の膜厚で形成される。

【００８４】下層のＴｉＷ膜は、上層のＡｌ合金膜のＥ
ＭＤ、ＳＭＤの夫々を高めるとともに、アロイスパイク
現象を低減することを主目的として形成される。下層の
ＴｉＷ膜は、ＴｉＮ膜、Ｗ等、他の高融点金属膜や高融
点金属化合物膜に変えてもよい。

【００８５】上層のＡｌ合金膜は、配線の母体として形
成され、前述のＷ膜に比べて抵抗値が小さいので、信号
伝達速度の高速化が図れる。この上層のＡｌ膜は、ＥＭ
Ｄを高めるＣｕ、アロイスパイク現象を低減するＳｉの
少なくともいずれかが添加される。また、Ａｌ合金膜は
Ａｌ膜に変えてもよい。

【００８６】前記第２層目配線１３は、図３に示すよう
に、層間絶縁膜に形成された接続孔内に埋込まれた中間
導電層１２を通して、下層の第１層目配線１１に電気的
に接続される。中間導電層１２は例えば選択ＣＶＤ法で
接続孔内から露出する第１層目配線１１の上部にのみ堆
積されたＷ膜で形成される。この中間導電層１２は、接
続孔等の段差領域において、第２層目配線１３のステッ
プカバレッジを良好にできるので、この第２層目配線１
３の断線不良が防止できる。

【００８７】第３層目配線層は第２層目配線層の上部に
層間絶縁膜を介在して第３層目配線１５が配置される。
第３層目配線１５は、層間絶縁膜に形成された接続孔
（スルーホール）を通して第２層目配線１３間を電気的
に接続する。図３及び図６（ＡＳＩＣの要部平面図）に
示すように、第３層目配線１５のうち、内部論理回路
６、入出力回路２の夫々において延在する第３層目信号
配線１５Ｓは、比較的近接する位置に配置されたマクロ
セル間を結線し、横方向（第１分割方向）に延在する横
方向専用信号配線として使用される。

【００８８】この第３層目信号配線１５Ｓは、入出力回
路２の領域を横切り、入出力回路２の両側に配置された
内部論理回路６の夫々に配置されるマクロセル間を結線
できる。つまり、入出力回路２の上部の領域は配線チャ
ネル領域として使用され、この配線チャネル領域には第
３層目信号配線１５Ｓが配置される。

【００８９】また、入出力回路２の領域には入出力回路
２の入出力回路セル２Ａ、２Ｂのいずれかに配置された
バッファ回路と外部端子とを結線する第３層目入出力信
号配線１５Ｓが配置される。

【００９０】前記第３層目配線１５は、前記第２層目配
線１３と同様に、ＴｉＷ膜上にＡｌ合金膜を積層した積
層膜で形成され、約１.０〔μｍ〕程度の中程度の膜厚
で形成される。また、この第３層目配線１５は、第２層
目配線１３と同様に、層間絶縁膜に形成された接続孔内
に埋込まれた中間導電層１４を通して、下層の第２層目
配線１３に電気的に接続される。

【００９１】第４層目配線層は第３層目配線層の上部に
層間絶縁膜を介在して第４層目配線１７が配置される。
第４層目配線１７は、層間絶縁膜に形成された接続孔
（スルーホール）を通して第３層目配線１５間を電気的
に接続する。図３及び図７（ＡＳＩＣの要部平面図）に
示すように、第４層目配線１７のうち、内部論理回路６
において延在する第４層目信号配線１７Ｓは中程度の距
離若しくは遠距離に配置されたマクロセル間を結線す
る。この第４層目信号配線１７Ｓは、内部論理回路６に
おいて、縦方向（第２分割方向）に延在する縦方向専用
信号配線として使用される。

【００９２】第４層目配線１７のうち、入出力回路２に
おいては、第４層目信号配線１７Ｓ、第４層目入出力信
号配線１７Ｓ、第４層目クロック信号配線１７Ｃの夫々
が配置される。前記第４層目信号配線１７Ｓは、内部論
理回路６に配置されたマクロセル間を結線する縦方向専
用信号配線として又は内部論理回路６に配置されたマク
ロセルと入出力回路２に配置されたバッファ回路とを結
線する縦方向専用信号配線として使用される。つまり、
入出力回路２の上部の領域は配線チャネル領域として使
用され、この配線チャネル領域には第４層目信号配線１
７Ｓが配置される。第４層目入出力信号配線１７Ｓはバ
ッファ回路と外部端子とを結線する。

【００９３】前記第４層目クロック信号配線１７Ｃは、
図７、図１２（ＡＳＩＣの他の領域の要部断面図）及び
図１６に示すように、入出力回路２の複数個に分割され
た夫々の２列の入出力回路セル列の境界領域において複
数本配置され、第４層目信号配線１７Ｓと同一縦方向に
延在する。この第４層目クロック信号配線１７Ｃは、ク
ロックアンプ回路４の初段クロックアンプ回路４Ａと次
段クロックアンプ回路４Ｂとの間、又は次段クロックア
ンプ回路４Ｂと終段クロックアンプ回路４Ｃとの間のい
ずれかを結線する縦方向専用信号配線として使用され
る。この第４層目クロック信号配線１７Ｃは、入出力回
路２の上部に配置し（入出力回路２の領域を配線チャネ
ル領域として配置し）、内部論理回路６の上部には配置
しないので、配置する占有面積が低減できるとともに、
内部論理回路６の配線チャネル領域がマクロセル間の結
線として自由に使用でき、内部論理回路６にマクロセル
が配置し易くなる。

【００９４】前記第４層目配線１７は、前記第２層目配
線１３と同様に、ＴｉＷ膜上にＡｌ合金膜を積層した積
層膜で形成され、約１.０〔μｍ〕程度の中程度の膜厚
で形成される。また、この第４層目配線１７は、第２層
目配線１３と同様に、層間絶縁膜に形成された接続孔内
に埋込まれた中間導電層１６を通して、下層の第３層目
配線１５に電気的に接続される。

【００９５】第５層目配線層は第４層目配線層の上部に
層間絶縁膜を介在して第５層目配線１９が配置される。
第５層目配線１９は、層間絶縁膜に形成された接続孔
（スルーホール）を通して第４層目配線１７間を電気的
に接続する。図３及び図８（ＡＳＩＣの要部平面図）に
示すように、第５層目配線１９のうち、内部論理回路
６、入出力回路２の夫々において延在する第５層目信号
配線１９Ｓは中程度の距離若しくは遠距離に配置された
マクロセル間を結線する。第５層目信号配線１９Ｓは横
方向（第１分割方向）に延在する横方向専用信号配線と
して使用される。

【００９６】この第５層目信号配線１９Ｓは、入出力回
路２の領域を横切り、入出力回路２の両側に配置された
内部論理回路６の夫々に配置されるマクロセル間を結線
できる。つまり、入出力回路２の上部の領域は配線チャ
ネル領域として使用され、この配線チャネル領域には第
５層目信号配線１９Ｓが配置される。

【００９７】また、入出力回路２の領域にはバッファ回
路と外部端子とを結線する第５層目入出力信号配線１９
Ｓが配置される。

【００９８】第５層目配線１９のうち、図１３（ＡＳＩ
Ｃの他の領域の要部断面図）及び図１６に示すように、
電源回路３においては、第５層目クロック信号配線１９
Ｃが配置される。第５層目クロック信号配線１９Ｃは第
５層目信号配線１９Ｓと同一横方向に延在する。この第
５層目クロック信号配線１９Ｃは、第４層目クロック信
号配線１７Ｃと同様に、クロックアンプ回路４の初段ク
ロックアンプ回路４Ａと次段クロックアンプ回路４Ｂと
の間、又は次段クロックアンプ回路４Ｂと終段クロック
アンプ回路４Ｃとの間のいずれかを結線する横方向専用
信号配線として使用される。この第５層目クロック信号
配線１９Ｃは、電源回路３の上部に配置し（電源回路３
の領域を配線チャネル領域として配置し）、内部論理回
路６の上部には配置しないので、配置する占有面積が低
減できるとともに、内部論理回路６の配線チャネル領域
がマクロセル間の結線として自由に使用でき、内部論理
回路６にマクロセルが配置し易くなる。

【００９９】前記第５層目配線１９は、前記第２層目配
線１３と同様に、ＴｉＷ膜上にＡｌ合金膜を積層した積
層膜で形成され、約１.０〔μｍ〕程度の中程度の膜厚
で形成される。また、この第５層目配線１９は、第２層
目配線１３と同様に、層間絶縁膜に形成された接続孔内
に埋込まれた中間導電層１８を通して、下層の第４層目
配線１７に電気的に接続される。

【０１００】前記第６層目配線層、第７層目配線層の夫
々は主に電源配線層として使用される。

【０１０１】第６層目配線層は第５層目配線層の上部に
層間絶縁膜を介在して第６層目配線２１が配置される。
第６層目配線２１は層間絶縁膜に形成された接続孔（ス
ルーホール）を通して第５層目配線１９に電気的に接続
される。図３及び図９（ＡＳＩＣの要部平面図）に示す
ように、第６層目配線２１はその大半が第６層目電源配
線２１Ｖとして構成される。この第６層目電源配線２１
Ｖは、内部論理回路６、入出力回路２の夫々において、
縦方向（第２分割方向）に延在する縦方向専用電源配線
として使用される。

【０１０２】内部論理回路６の上部において延在する第
６層目電源配線２１Ｖは、同様に内部論理回路６の領域
において規則的に配置された、第５層目電源配線１９
Ｖ、第４層目電源配線１７Ｖ、第３層目電源配線１５
Ｖ、第２層目電源配線１３Ｖ、第１層目電源配線１１の
夫々を通して、マクロセルに電源を供給できる。同様
に、入出力回路２の上部において延在する第６層目電源
配線２１Ｖは、入出力回路２の領域において規則的に配
置された、第５層目電源配線１９Ｖ、第４層目電源配線
１７Ｖ、第３層目電源配線１５Ｖ、第２層目電源配線１
３Ｖ、第１層目電源配線１１の夫々を通して、バッファ
回路に電源を供給できる。これらの電源は上層から下層
に向って（第６層目電源配線２１Ｖからマクロセルやバ
ッファ回路に向って）単結晶珪素基板１０の主面に対し
てほぼ垂直方向に供給が行われる。

【０１０３】また、入出力回路２の上部には第６層目入
出力信号配線２１Ｓが配置され、この第６層目入出力信
号配線２１Ｓはバッファ回路と外部端子との間を結線す
る。

【０１０４】前記第６層目配線２１は、前記第２層目配
線１３と同様の構造つまりＴｉＷ膜上にＡｌ合金膜を積
層した積層膜で形成され、電流密度を小くする（許容電
流値を高める）目的で、約２.０〔μｍ〕程度の厚い膜
厚で形成される。また、同様の理由に基づき、第６層目
配線２１のうち、第６層目電源配線２１Ｖは下層の信号
配線（例えば、第５層目信号配線１９Ｓ）の配線幅に比
べて配線幅が大きく構成される。また、この第６層目配
線２１は、第２層目配線１３と同様に、層間絶縁膜に形
成された接続孔内に埋込まれた中間導電層２０を通し
て、下層の第５層目配線１９に電気的に接続される。

【０１０５】第７層目配線層は第６層目配線層の上部に
層間絶縁膜を介在して第７層目配線２３が配置される。
第７層目配線２３は層間絶縁膜に形成された接続孔（ス
ルーホール）を通して第６層目配線２１に電気的に接続
される。図３及び図１０（ＡＳＩＣの要部平面図）に示
すように、第７層目配線２３は、第６層目配線２１と同
様に、その大半が第７層目電源配線２３Ｖとして構成さ
れる。この第７層目電源配線２３Ｖは、内部論理回路
６、入出力回路２の夫々において、横方向（第１分割方
向）に延在する横方向専用電源配線として使用される。
つまり、第７層目電源配線２３Ｖは、内部論理回路６及
び入出力回路２に渡って延在し、後述するが、電源用外
部端子（２６）及び電源用半田突起電極（７Ｖ）が内部
論理回路６の上部に配置されるので、内部論理回路６の
領域から入出力回路２のバッファ回路に電源を最短距離
において供給できる。

【０１０６】また、入出力回路２の上部には第７層目入
出力信号配線２３Ｓが配置され、この第７層目入出力信
号配線２３Ｓはバッファ回路と外部端子との間を結線す
る。

【０１０７】前記第７層目配線２３は、前記第６層目配
線２１と同様に、ＴｉＷ膜上にＡｌ合金膜を積層した積
層膜で形成され、約２.０〔μｍ〕程度の厚い膜厚で形
成される。また、第７層目配線２３のうち、第７層目電
源配線２３Ｖは下層の信号配線の配線幅に比べて配線幅
が大きく構成される。また、この第７層目配線２３は、
第２層目配線１３と同様に、層間絶縁膜に形成された接
続孔内に埋込まれた中間導電層２２を通して、下層の第
６層目配線２１に電気的に接続される。

【０１０８】前記ＡＳＩＣ１は、図３及び図１１（ＡＳ
ＩＣの要部平面図）に示すように、７層配線構造のうち
の最上層である第７層目配線層に外部端子（ボンディン
グパッドに相当する）２６が電気的に接続される。この
外部端子２６は、ＡＳＩＣ１に入力信号、クロック信
号、電源等を入力し、又ＡＳＩＣ１から出力信号を出力
する。

【０１０９】前記外部端子２６は、入出力回路２、内部
論理回路６の夫々の領域において、最終保護膜（ファイ
ナルパッシベーション膜２４）に形成された開口２５を
通して一端側が第７層目配線２３に接続され、他端側が
最終保護膜の表面上に引き出される。本実施例１のＡＳ
ＩＣ１はマザーボード、ベビーボード、プリント配線基
板（ＰＣＢ）等の実装基板にフェースダウンボンディン
グ法（ＣＣＢ法）で実装される。したがって、外部端子
２６は、第７層目配線２３と後述する半田突起電極
（７）との相互拡散を防止するバリアメタル膜、半田突
起電極の濡れ性を高める下地導電膜等を主目的として、
例えばＣｒ膜、Ｃｕ膜、Ａｕ膜の夫々を順次積層した積
層膜で形成される。

【０１１０】前記入出力回路２の上部に配置される外部
端子２６は、入力信号、出力信号、入出力信号のいずれ
かが印加され、入出力信号用外部端子２６として使用さ
れる。この入出力信号用外部端子２６は入出力回路２の
入出力回路セル２Ａ若しくは２Ｂ毎に１個の割合いで配
置される。入出力回路２の入出力回路セル２Ａ若しくは
２Ｂの上部に配置された入出力信号用外部端号２６は、
この入出力回路セル２Ａ若しくは２Ｂの領域内におい
て、各配線層に配置された入出力信号配線２３Ｓ、２１
Ｓ、１９Ｓ、１７Ｓ、１５Ｓ、１３Ｓ、１１（Ｓ）の夫
々を通して、バッファ回路に電気的に接続される。つま
り、入出力回路セル２Ａ若しくは２Ｂに配置されたバッ
ファ回路は、単結晶珪素基板１０の一主面に対してほぼ
垂直方向に向って前記バッファ回路の上部に配置された
入出力信号用外部端子２６に結線される。このバッファ
回路と入出力信号用外部端子２６との間の結線は、単結
晶珪素基板１０の一主面に平行な面において、引き回し
や迂回がほとんどない。

【０１１１】また、内部論理回路６の上部に配置される
外部端子２６は、低電圧電源（Ｅ）、終端電源（Ｔ）、
接地電源（Ｃ）のいずれかが供給され、電源用外部端子
２６として使用される。この電源用外部端子２６は、図
１１に示すように、下層の第７層目電源配線２３Ｖの突
出された部分（接続面積が増加された領域）において、
複数個の多数の開口２５を通して接続される。つまり、
電源用外部端子２６、第７層目電源配線２３Ｖとの接続
に際しては電流密度が小さく（許容電流量が増加）され
る。電源用外部端子２６は下層の第７層目電源配線２３
Ｖに電源を供給し、この第７層目電源配線２３Ｖは下層
の第６層目電源配線２１Ｖを通してさらにその下層の電
源配線１９Ｖ、１７Ｖ、１５Ｖ、１３Ｖ、１１（Ｖ）の
夫々に電源を順次分配する。この分配された電源は、内
部論理回路６に配置されるマクロセル、入出力回路２に
配置されるバッファ回路、クロックアンプ回路４、電源
回路３等に供給される。

【０１１２】なお、電源用外部端子２６に供給される電
源の種類と異なる種類の電源の配列については、半田突
起電極（７）の種類と配列に対応するので、この半田突
起電極の説明の際に併せて説明する。

【０１１３】前述のように、本実施例１のＡＳＩＣ１は
フェースダウンボンディング法で実装されるので、図２
（電極の配列を示すチップレイアウト図）、図３及び図
１１に示すように、ＡＳＩＣ１が完成した後に、実装に
際してＡＳＩＣ１の外部端子２６に半田突起電極７が構
成される。本実施例１において、半田突起電極７はＡＳ
ＩＣ１側に構成されるが、基本的には、実装基板側、又
はＡＳＩＣ１側及び実装基板側のいずれかに半田突起電
極７を構成すればよい。

【０１１４】入出力回路２の領域において、前記半田突
起電極７は入出力信号用半田突起電極７Ｓとして使用さ
れる。この入出力信号用半田突起電極７Ｓは、入出力回
路セル２Ａ若しくは２Ｂ毎に配置され、この入出力回路
セル２Ａ若しくは２Ｂ毎に配置されるバッファ回路と結
線される入出力信号用外部端子２６毎に配置される。入
出力回路２の複数個に分割された夫々は２列の入出力回
路セル列で構成されるので、図２に示すように、入出力
信号用半田突起電極７Ｓは、横方向に２個配置されると
ともに縦方向（第２分割方向）に２個よりも多い複数個
配置される。さらに、入出力回路２は横方向において複
数個に分割されるので、この分割数に対応し、入出力信
号用半田突起電極７Ｓが複数本の列（１列は横方向に２
個、縦方向に２個よりも多い複数個配置される）をな
す。すなわち、図２に示すように、入出力信号用半田突
起電極７ＳはＡＳＩＣ１においてストライプ形状に配置
される。

【０１１５】前記入出力回路２の領域に配置された入出
力信号用半田突起電極７Ｓは、図１１に示すように、入
出力回路セル２Ｂの長方形状の長辺（内部論理回路６側
の長辺）のほぼ中央部に中心点が位置し、この入出力回
路セル２Ｂの縦方向の配列ピッチに一致して配列され
る。つまり、入出力信号用半田突起電極７Ｓは縦方向に
配列ピッチＰ２で規則的に配列される。換言すれば、入
出力信号用半田突起電極７Ｓの縦方向の配列ピッチＰ２
が決定されると、この配列ピッチＰ２に一致させて入出
力回路セル２Ｂが配列される。通常、ＡＳＩＣ１に搭載
される半導体素子、配線等の製造プロセスにおける最小
加工寸法に比べて、入出力信号用半田突起電極７Ｓの最
小加工寸法は大きいので、入出力信号用半田突起電極７
Ｓは、前記縦方向の配列ピッチＰ２を最小配列ピッチと
して決定した場合、横方向の配列ピッチＰ１もほぼ同一
の寸法に決定される。入出力回路２の複数個に分割され
た夫々は２列の入出力回路セル列で構成され、入出力回
路セル２Ｂの横方向の配列の制約がなく、又入出力回路
セル２Ｂの半導体素子の最小加工寸法が小さく、又入出
力回路セル２Ｂが長方形状で形成されるので、入出力信
号用半田突起電極７Ｓの横方向の配列ピッチＰ１に対し
て、入出力回路セル２Ｂ（又は２Ａ）の横方向の配列ピ
ッチＰ３は小さくできる。換言すれば、入出力回路セル
２Ｂの横方向の配列ピッチＰ３は、入出力信号用半田突
起電極７Ｓの配列ピッチＰ１、Ｐ２の夫々に律則され
ず、これらの配列ピッチＰ１、Ｐ２の夫々に比べて小さ
くできるので、入出力回路セル２Ｂの横方向のサイズを
縮小できる。

【０１１６】前記内部論理回路６の領域において、半田
突起電極７は電源用半田突起電極７Ｖとして使用され
る。この電源用半田突起電極７Ｖは、入出力信号用半田
突起電極７Ｓとほぼ同一の配列ピッチＰ１、Ｐ２の夫々
で配列され、内部論理回路６のほぼ全域に配置される。

【０１１７】前記電源用半田突起電極７Ｖは、内部論理
回路６の横方向（第１分割方向）に複数個に分割された
夫々において、その分割方向の初段及び終段の内部論理
回路６を除き、横方向に２個配置され、縦方向に２個よ
りも多く（入出力信号用半田突起電極７Ｓと同数で）配
置される。複数個に分割されたうち、分割方向の初段、
終段の内部論理回路６は横方向に３個の電源用半田突起
電極７Ｖが配置される。

【０１１８】分割方向の初段、終段の内部論理回路６を
除く、内部論理回路６の領域において、電源用半田突起
電極７Ｖは、１７（電極の配置レイアウト図）に示すよ
うに、縦方向（第２分割方向）に接地電源（Ｃ）、低電
圧電源（Ｅ）、接地電源（Ｃ）、低電圧電源（Ｅ）の夫
々を順次繰返して配置される。この電源用半田突起電極
７Ｖの配列の横方向に隣接する次段の電源用半田突起電
極７Ｖの配列は、縦方向に終端電源（Ｔ）、接地電源
（Ｃ）、終端電源（Ｔ）、接地電源（Ｃ）の夫々を順次
繰返して配置される。つまり、電源用半田突起電極７Ｖ
は、縦方向に接地電源（Ｃ）を千鳥状に配置し、縦方向
に１配列ピッチ分ずらして、縦方向に低電圧電源
（Ｅ）、終端電源（Ｔ）の夫々を交互に千鳥状に配置
し、低電圧電源（Ｅ）、終端電源（Ｔ）の夫々の周囲を
常時接地電源（Ｃ）で取り囲むレイアウトで配置され
る。この内部論理回路６に配置される電源用半田突起電
極７Ｖは、下層の外部端子２６、第７層目電源配線２３
Ｖの夫々を通して、複数個に分割された１個の入出力回
路２の両側から電源を供給できる。

【０１１９】このように、本実施例１のＡＳＩＣ１は以
下の効果が得られる。

【０１２０】（１）入出力回路２及びこの入出力回路２
に結線される内部論理回路６を備えたＡＳＩＣ１におい
て、横方向（第１分割方向）に前記内部論理回路６を３
個又はそれ以上の複数個に分割するとともに、この内部
論理回路６の複数個の分割方向と同一方向に前記入出力
回路２を２個又はそれ以上の複数個に分割し、前記内部
論理回路６の複数個に分割された夫々の間に前記入出力
回路２の複数個に分割された夫々を配置するとともに、
この入出力回路２の複数個に分割された夫々とその両側
に配置された内部論理回路６の複数個に分割された夫々
とが結線される。この構成により、以下の作用効果が得
られる。（Ａ）前記内部論理回路６を複数個に分割し、
この内部論理回路６の複数個の分割毎に複数個に分割さ
れた入出力回路２を配置し、分割された１個の入出力回
路２と分割された１個の内部論理回路６との間を接続す
る結線長が内部論理回路６の分割数に応じて短縮される
ので、分割された１個の入出力回路２と分割された１個
の内部論理回路６との間の信号伝達速度を速くでき、Ａ
ＳＩＣ１の動作速度の高速化が図れる。（Ｂ）前記入出
力回路２の複数個に分割された夫々の両側に内部論理回
路６の複数個に分割された夫々を配置し、この分割され
た１個の入出力回路２とその両側に配置される分割され
た合計２個の内部論理回路６の夫々との間が結線され、
分割された１個の内部論理回路６の横方向における寸法
の約半分の結線長において、分割された１個の入出力回
路２と分割された１個の内部論理回路６との間を結線で
きる（結線長を約半分に短縮できる）ので、分割された
１個の入出力回路２と分割された１個の内部論理回路６
との間の信号伝達速度を速くでき、ＡＳＩＣ１の動作速
度の高速化が図れる。（Ｃ）前記入出力回路２の複数個
に分割された夫々の両側からすべてにおいて結線を引き
出し、入出力回路２の複数個に分割された夫々と内部論
理回路６の複数個に分割された夫々との結線できる確率
が高まるので、前記入出力回路２の使用効率を高め（使
用されない入出力回路２は無駄な空領域を形成し、単位
面積当りに配置される実使用状態にある入出力回路２数
を減少する）、ＡＳＩＣ１の集積度を向上できる。

【０１２１】（２）前記手段（１）の分割された１個の
内部論理回路６は内部論理回路６の複数個の分割方向
（第１分割方向）、その交差方向（第２分割方向又は縦
方向）に夫々複数個配置された論理回路セル６Ａの集合
で構成され、前記分割された１個の入出力回路２は入出
力回路２の複数個の分割方向、その交差方向に夫々複数
個配置された入出力回路セル２Ａ及び２Ｂの集合で構成
され、この分割された１個の入出力回路２は、分割方向
に配置された入出力回路セル２Ａ及び２Ｂ数に比べて交
差方向に配置された入出力回路セル２Ａ及び２Ｂ数が多
くされ、ストライプ形状に構成される。この構成によ
り、前記分割された１個の内部論理回路６の複数個の論
理回路セル６Ａの夫々と対向する位置に分割された１個
の入出力回路２の入出力回路セル２Ａ及び２Ｂが対向す
る数を増加でき、最短距離で結線できる論理回路セル６
Ａ及び入出力回路セル２Ａ及び２Ｂの数を増加できるの
で、この入出力回路セル２Ａ及び２Ｂと論理回路セル６
Ａとの間の信号伝達速度を速め、ＡＳＩＣ１の動作速度
の高速化が図れる。また、前記入出力回路セル２Ａ及び
２Ｂと論理回路セル６との間の結線の引き回しを減少で
き、結線に要する面積を縮小できるので、ＡＳＩＣ１の
集積度を向上できる。

【０１２２】（３）前記手段（２）の１個の入出力回路
セル２Ｂ（又は２Ａ）の交差方向の長さに入出力回路２
を構成するすべての入出力回路セル２Ｂの数を剰じた合
計の入出力回路セル長が、前記内部論理回路６の周辺長
に比べて長く構成される。この構成により、内部論理回
路６の周辺に沿って入出力回路２を配置する場合とほぼ
同程度の入出力回路セル２Ｂ数又はそれ以上の入出力回
路セル２Ｂ数を配置できるので、入出力回路セル２Ｂ数
を増加でき、ＡＳＩＣ１の多端子化若しくは多ピン化を
図れる。

【０１２３】（４）前記手段（２）又は手段（３）の入
出力回路２の入出力回路セル２Ａ及び２Ｂの夫々の上部
にこの入出力回路セル２Ａ若しくは２Ｂ毎に配置されか
つ電気的に結線される入出力信号用外部端子２６が配置
される、又はこの入出力信号用外部端子２６が配置され
るとともに、この入出力信号用外部端子２６の上部に入
出力信号用外部端子２６毎に配置されかつ結線される入
出力信号用半田突起電極７Ｓが配置される。この構成に
より、以下の作用効果が得られる。（Ａ）前記入出力回
路２の入出力回路セル２Ａ若しくは２Ｂ、それに接続さ
れる入出力信号用外部端子２６の夫々が、他の入出力回
路セル２Ａ若しくは２Ｂや内部論理回路６の論理回路セ
ル６Ａを迂回することなく、上層から下層に向ってほぼ
直線的に結線でき、この結線長を短縮できるので、入出
力信号用外部端子２６と入出力回路セル２Ａ若しくは２
Ｂとの間の信号伝達速度を速め、ＡＳＩＣ１の動作速度
の高速化が図れる。（Ｂ）前記入出力回路２の入出力回
路セル２Ａ若しくは２Ｂの占有面積内若しくはその一部
において入出力信号用外部端子２６を配置したので、入
出力信号用外部端子２６を配置する領域に相当する分、
ＡＳＩＣ１の集積度を向上できる。（Ｃ）前記作用効果
（Ａ）とほぼ同様に、入出力信号用半田突起電極７Ｓと
入出力回路セル２Ａ若しくは２Ｂとの間が入出力用外部
端子２６を介在しほぼ直線的に結線できるので、ＡＳＩ
Ｃ１の動作速度の高速化が図れる。

【０１２４】（５）前記手段（１）乃至手段（４）のい
ずれかの入出力回路２の複数個に分割されたうちの１個
の入出力回路２の上部、この分割された１個の入出力回
路２の両側に配置された内部論理回路６の複数個に分割
されたうちの２個の内部論理回路６の上部の夫々には、
入出力回路２若しくは内部論理回路６の分割方向と同一
横方向（第１分割方法）に延在する第７層目電源配線２
３Ｖが配置され、この第７層目電源配線２３Ｖの両端は
分割された２個の内部論理回路６の夫々の上部に配置さ
れる電源用外部端子２６に電気的に接続されるととも
に、前記第７層目電源配線２３Ｖの中央部は分割された
１個の入出力回路２に電気的に接続される。この構成に
より、以下の作用効果が得られる。（Ａ）前記分割され
た１個の入出力回路にその両側から短い電源供給経路を
通して（電源供給経路の一部となる第７層目電源配線２
３Ｖの供給経路長に寄与する長さが分割された１個の内
部論理回路６の分割方向の約半分の長さと同等かそれ以
下になる）電源が供給され、分割された１個の入出力回
路２の回路動作上のノイズマージンを向上できるので、
ＡＳＩＣ１の動作上の信頼性を向上できる。（Ｂ）前記
分割された２個の内部論理回路６の上部に電源用外部端
子２６、又は電源用外部端子２６及び電源用半田突起電
極７Ｖを配置し、この内部論理回路６の上部の領域を電
源給電領域としたので、この電源給電領域に相当する占
有面積を縮小し、ＡＳＩＣ１の集積度を向上できる。

【０１２５】（６）前記手段（５）の分割された１個の
入出力回路２の入出力回路セル２Ａ若しくは２Ｂの上部
に配置された入出力信号用外部端子２６の上部には入出
力信号用半田突起電極７Ｓが配置されるとともに、前記
分割された２個の内部論理回路６の上部に配置された電
源用外部端子２６の上部には電源用半田突起電極７Ｖが
配置される。この構成により、前記手段（６）の作用効
果と同様の作用効果が得られる。

【０１２６】（７）前記手段（１）乃至手段（６）のい
ずれかの入出力回路２の分割されたうちの１個の入出力
回路２は、この入出力回路２の分割方向（第１分割方
向）と交差する交差方向（第２分割方向）に複数個の入
出力回路セル２Ａ及び２Ｂを配置した入出力回路セル列
が前記分割方向に２列に配列され、この２列に配列され
た入出力回路セル列の夫々の間には交差方向に延在する
１組の入出力回路制御信号線１３Ｉ／Ｏが延在し、前記
２列に配列された入出力回路セル列の夫々の入出力回路
セル２Ａ若しくは２Ｂが前記１組の入出力回路制御信号
線１３Ｉ／Ｏに結線される。この構成により、以下の作
用効果が得られる。（Ａ）前記１組の入出力回路制御信
号線１３Ｉ／Ｏを分割された１個の入出力回路２の２列
の入出力回路セル列の夫々で兼用し、１組の入出力回路
制御信号線１３Ｉ／Ｏを排除できるので、この１組の入
出力回路制御信号線１３Ｉ／Ｏに相当する分、配線の占
有面積を縮小し、ＡＳＩＣ１の集積度を向上できる。
（Ｂ）前記１組の入出力回路制御信号線１３Ｉ／Ｏに相
当する分、他の信号配線や電源配線（第２層目信号配線
１３Ｓや第２層目電源配線１３Ｖ）を配置でき、内部論
理回路６の使用効率を高められる（使用されない内部論
理回路６を低減できる）ので、ＡＳＩＣ１の集積度を向
上できる。（Ｃ）前記１組の入出力回路制御信号線１３
Ｉ／Ｏと２列の入出力回路セル列の夫々とが入出力回路
２の分割方向の約半分の長さに相当する最短距離におい
て結線でき、前記結線の引き回し配線（迂回配線）を低
減できるので、制御信号の伝達速度を速め、ＡＳＩＣ１
の動作速度の高速化が図れる。（Ｄ）前記作用効果
（Ｃ）の結線の引き回し配線を低減できるので、配線の
占有面積を縮小し、ＡＳＩＣ１の集積度を向上できる。

【０１２７】（８）前記手段（７）の分割された１個の
入出力回路２の入出力回路セル２Ｂは前記分割方向（第
１分割方向）の辺の長さに対して交差方向（第２分割方
向）の辺の長さが長い長方形状で構成され、前記入出力
回路セル列の交差方向への複数個の入出力回路セル２Ｂ
の夫々の配置ピッチに対して、入出力回路セル２Ｂ毎に
配置された複数個の入出力信号用半田突起電極７Ｓの夫
々の配置ピッチ（配列ピッチＰ２）がほぼ同一に構成さ
れ、前記分割方向に配列された２列の入出力回路セル列
の夫々毎に配置される入出力信号用外部端子２６の配置
ピッチが前記交差方向に配置された入出力信号用半田突
起電極７Ｓの配置ピッチ（配列ピッチＰ２）と同一で構
成され、かつこの配置ピッチに対して分割方向に２列に
配列された入出力回路セル列の夫々の入出力回路セル２
Ｂ（若しくは２Ａ）の配置ピッチ（配列ピッチＰ３）が
小さい。この構成により、以下の作用効果が得られる。
（Ａ）前記分割された１個の入出力回路２の入出力回路
セル２Ｂを交差方向に配置される入出力信号用半田突起
電極７Ｓの配置ピッチに対応させた長方形で構成し、こ
の入出力回路セル２Ｂを交差方向に長くした分、入出力
回路セル２Ｂを分割方向に短く構成したので、入出力信
号用半田突起電極７Ｓの分割方向の配置ピッチ（Ｐ１）
に制約されずに、入出力回路セル２Ｂの分割方向の配置
ピッチ（入出力回路セル列の配置ピッチ）を小さくし、
入出力回路２の占有面積を縮小でき、ＡＳＩＣ１の集積
度を向上できる。（Ｂ）前記作用効果（Ａ）の入出力回
路２の占有面積の縮小により、入出力回路２の入出力回
路セル２Ｂ（若しくは２Ａ）数を増加できるので、ＡＳ
ＩＣ１の多端子化が図れる。（Ｃ）前記作用効果（Ｂ）
の入出力回路２の占有面積の縮小により、内部論理回路
６の論理回路セル６Ａを増加できる。

【０１２８】（９）入出力回路２、この入出力回路２に
結線される内部論理回路６、この内部論理回路６に結線
されるクロックアンプ回路４を備えたＡＳＩＣ１におい
て、横方向（第１分割方向）に前記内部論理回路６を少
なくとも４個の偶数個に分割するとともに、この内部論
理回路６の複数個の分割方向と同一方向に前記入出力回
路２を少なくとも３個の奇数個に分割し、前記内部論理
回路６の複数個に分割された夫々の間に前記入出力回路
２の複数個に分割された夫々を配置するとともに、この
入出力回路２の複数個に分割された夫々とその両側に配
置された内部論理回路６の複数個に分割された夫々とが
結線され、前記入出力回路２の奇数個に分割されたう
ち、分割方向の中央部に配置された入出力回路２の領域
の一部に前記クロックアンプ回路４の初段クロックアン
プ回路４Ａを配置するとともに、分割方向の初段、後段
の夫々に配置される入出力回路２の領域の一部に前記ク
ロックアンプ回路４の次段クロックアンプ回路４Ｂ（又
は終段クロックアンプ回路４Ｃ）を配置し、前記クロッ
クアンプ回路４の初段クロックアンプ回路４Ａと分割方
向の初段の次段クロックアンプ回路４Ｂとの間、前記初
段クロックアンプ回路４Ａと分割方向の後段の次段クロ
ックアンプ回路４Ｂとの間の夫々がほぼ同一の結線長で
結線されるとともに、前記内部論理回路６の複数個に分
割されたうち、分割方向の初段の入出力回路２の両側に
配置された２個の内部論理回路６とこの分割方向の初段
の入出力回路２の領域の一部に配置された次段クロック
アンプ回路４Ｂとが結線され、かつ分割方向の後段の入
出力回路２の両側に配置された２個の内部論理回路６と
この分割方向の後段の入出力回路２の領域の一部に配置
された次段クロックアンプ回路４Ｂとが結線される。こ
の構成により、前記手段（１）の作用効果の他に、前記
クロックアンプ回路４を１個の初段クロックアンプ回路
４Ａ及び少なくとも２個の次段クロックアンプ回路４Ｂ
（本実施例１では４個、又終段クロックアンプ回路４Ｃ
は１６個）に分割するとともに、この初段クロックアン
プ回路４Ａと次段クロックアンプ回路４Ｂとの結線の結
線長をほぼ同一にし、クロックアンプ回路４の初段クロ
ックアンプ回路４Ａから次段クロックアンプ回路４Ｂ
（及び終段クロックアンプ回路４Ｃ）を通して内部論理
回路６の複数個に分割された夫々までの間のクロックパ
ルス信号経路長をいずれも均一にしたので、クロックパ
ルス信号の位相差をなくし、内部論理回路６の回路動作
の待機時間を減少し、ＡＳＩＣ１の動作速度の高速化が
図れる。

【０１２９】（１０）前記手段（９）のＡＳＩＣ１の内
部論理回路６はコンピュータの支援に基づき自動的に回
路及び配線が配置される自動配置配線システムで構成さ
れる。この構成により、前記内部論理回路６の領域にク
ロックアンプ回路４を配置せずに、入出力回路２の領域
にクロックアンプ回路４を配置し（固定のマクロセルと
して配置し）、内部論理回路６の規則性をくずさない
（内部論理回路６の領域にクロックアンプ回路４の配置
に基づく回路の配置の禁止領域、迂回領域等が存在しな
い）ので、クロックアンプ回路４の配置による回路（例
えば、マクロセル、機能回路ブロック等）の配置の制約
がなく、内部論理回路６の領域のいずれの個所にも論理
回路を容易に配置できる。この結果、ＡＳＩＣ１の開発
期間を短縮でき、或いは開発コストを削減できる。

【０１３０】（１１）前記手段（１０）の内部論理回路
６の分割された夫々はその分割方向と交差する交差方向
（第２分割方向）に分割され、この交差方向に分割され
た内部論理回路６の夫々の間には前記クロックアンプ回
路４で使用される参照電圧を生成する電源回路３が配置
され、前記クロックアンプ回路４の初段クロックアンプ
回路４Ａ、次段クロックアンプ回路４Ｂ（、終段クロッ
クアンプ回路４Ｃ）の夫々を接続する結線は前記入出力
回路２の領域又は前記電源回路３の領域に配置される。
この構成により、前記入出力回路２の領域又は電源回路
３の領域にクロックアンプ回路４の初段クロックアンプ
回路４Ａと次段クロックアンプ回路４Ｂとを接続する結
線を配置し、内部論理回路６の領域に配置されるマクロ
セル（論理回路）間を接続する結線の本数を確保できる
（配線チャネル領域のチャネル本数に制約を生じない）
ので、内部論理回路６のマクロセルの配置効率を高め、
ＡＳＩＣ１の集積度を向上できる。

【０１３１】（１２）前記手段（１）乃至手段（１１）
のいずれかの内部論理回路６はバイポーラトランジスタ
を主体に構成される。この構成により、前記バイポーラ
トランジスタは動作特性が速く、内部論理回路６の動作
速度を速くできるので、ＡＳＩＣ１の動作速度の高速化
が図れる。

【０１３２】（実施例２）内部論理回路及び記憶回
路を搭載したＡＳＩＣに本発明を適用した、本発明の第
２実施例である。

【０１３３】本発明の実施例２であるＡＳＩＣ（半導体
集積回路装置）の構成を図１９（チップレイアウト図）
で示す。

【０１３４】本実施例２のＡＳＩＣ１は、前述の実施例
１のＡＳＩＣ１と基本的には同様の構造で構成される
が、図１９に示すように、単結晶珪素基板１０の一主面
の中央部分に配置された入出力回路２、内部論理回路
６、クロックアンプ回路４、電源回路３の他に、記憶回
路３０が配置される。このＡＳＩＣ１は例えばマイクロ
プロセッサで使用されるキャッシュメモリとして使用さ
れる。前記記憶回路３０は、ＡＳＩＣ１の方形状の各角
部分に夫々４個づつ、合計１６個配置される。つまり、
記憶回路３０は、複数個（本実施例２では１６個）に分
割され、内部論理回路６の複数個に分割された夫々の上
側、下側に（内部論理回路６を中心にその上側、下側）
夫々配置される（上側に８個、下側に８個づつ配置され
る）。記憶回路３０は、入出力回路２に配置されたバッ
ファ回路と直接的に、又はこのバッファ回路との間に内
部論理回路６に配置される論理機能を有するマクロセル
を介在して間接的に結線される。

【０１３５】前記記憶回路３０は、これに限定されない
が、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）で
構成される。このＳＲＡＭの１〔bit〕の情報を記憶す
るメモリセルは情報蓄積部であるフリップフロップ回路
及び２個の転送用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓ
emiconductor Ｆield Ｅffect Ｔransistor ）で構成さ
れる。情報蓄積部は、２個の駆動用ＭＩＳＦＥＴ（ｎチ
ャネル導電型）及び２個の負荷用ＭＩＳＦＥＴ（ｐチャ
ネル導電型）、つまり相補型ＭＩＳＦＥＴで構成され
る。また、情報蓄積部は負荷用ＭＩＳＦＥＴに変えて高
抵抗負荷素子（例えば多結晶珪素膜）で構成してもよ
い。このように、メモリセルが相補型ＭＩＳＦＥＴで構
成されるＳＲＡＭは、バイポーラトランジスタで構成さ
れるメモリセルに比べて占有面積を縮小できるので、Ａ
ＳＩＣ１の集積度を向上できる。

【０１３６】複数個に分割された１個の記憶回路３０は
アドレスラッチ回路３０Ａ、ドライバー回路３０Ｄ、メ
モリセルアレイ（メモリセルマット）３０Ｍ、セレクタ
回路３０Ｓ及びセンス系セレクタ回路３０ＳＳを主体に
構成される。

【０１３７】前記記憶回路３０の複数個に分割された夫
々は基本的には第７層目電源配線２３Ｖの延在する横方
向（第１分割方向）と同一横方向に配列される。第７層
目電源配線２３Ｖは本実施例２（実施例１も同様）にお
いて３種類の電源を供給するので３本で１組として配置
され、この１組の第７層目電源配線２３Ｖは所定の配列
ピッチで縦方向（第２分割方向）に繰返し配列される。
したがって、この第７層目電源配線２３Ｖの延在方向に
記憶回路３０を配列すれば、第７層目電源配線２３Ｖの
配列ピッチと記憶回路３０の配列ピッチが一致しない場
合においても、配列される夫々の記憶回路３０に付加さ
れる第７層目電源配線２３Ｖとの間に発生する寄生容量
は均一化される。

【０１３８】前記ＡＳＩＣ１は、図２０（電極の配列を
示すチップレイアウト図）に示すように、前述の実施例
１のＡＳＩＣ１と同様に、内部論理回路６の上部及び入
出力回路２の上部に加えて、記憶回路３０の上部にも外
部端子２６（図示しない）及び半田突起電極７が配置さ
れる。入出力回路２の上部には入出力信号用半田突起電
極７Ｓが配置され、内部論理回路６の上部には電源用半
田突起電極７Ｄが配置される。記憶回路３０の上部に
は、電源用外部端子２６（図示しない）及び電源用半田
突起電極７Ｖが配置されるとともに、回路に接続されず
電気的に機能しないダミーとしての外部端子２６及び半
田突起電極７Ｄが配置される。つまり、記憶回路３０の
上部の領域は、電源用半田突起電極７Ｖが配置され、電
源給電領域として使用されるとともに、ダミーとしての
半田突起電極７Ｄを実装時の機械的な補強材として使用
する。記憶回路３０の上部に配置される電源用外部端子
２６及び電源用半田突起電極７Ｖは、内部論理回路６の
上部に配置される電源用外部端子２６及び電源用半田突
起電極７Ｖの配列の規則性を確保する目的で、内部論理
回路６の上部に配置される電源用外部端子２６及び電源
用半田突起電極７Ｖの配列に沿って配列される。また、
ダミーとしての外部端子２６及び半田突起電極７Ｄは、
入出力回路２の配置に変えて記憶回路３０が配置された
領域に配置される。

【０１３９】このように、本実施例２のＡＳＩＣ１は、
前述の実施例１の効果と同様の効果が得られるととも
に、以下の効果が得られる。

【０１４０】（１）前記実施例１のＡＳＩＣ１のいずれ
かの内部論理回路６又はその一部の縦方向（第２分割方
向）において隣接する両側（上側、下側）の夫々に記憶
回路３０を複数個に分割した夫々を配置し、前記内部論
理回路６又はその一部とその両側に配置された記憶回路
３０の複数個に分割された夫々とが結線される。この構
成により、前記記憶回路３０の複数個に分割された夫々
の間に内部論理回路６又はその一部を配置し、分割され
た記憶回路３０のメモリセルと内部論理回路６又はその
一部との間の結線長を縦方向の分割数に対応して短縮で
きるので、内部論理回路６又はその一部から記憶回路３
０の所定のメモリセルをアクセスする場合、アクセス時
間を短縮でき、記憶回路３０を搭載するＡＳＩＣ１の動
作速度の高速化が図れる。

【０１４１】（２）前記手段（１）の記憶回路３０の上
部には、この記憶回路３０に結線される電源用外部端子
２６が複数個配置されるとともに、この記憶回路３０に
実質的に結線されずかつ電気的に機能しないダミーとし
ての外部端子２６が複数個配置され、前記電源用外部端
子２６、電気的に機能しない外部端子２６の夫々の上部
には電源用半田突起電極７Ｖ、ダミーとしての半田突起
電極７Ｄの夫々が配置される。この構成により、以下の
作用効果が得られる。（Ａ）前記記憶回路３０の占有面
積内に電源用外部端子２６を配置するとともに、この電
源用外部端子２６の上部に電源用半田突起電極７Ｖを配
置したので、この電源用外部端子２６及び電源用半田突
起電極７Ｖを配置する領域に相当する分、記憶回路３０
を搭載するＡＳＩＣ１の集積度を向上できる。（Ｂ）前
記記憶回路３０の領域に電気的に機能しないダミーとし
ての外部端子２６を配置するとともに、この電気的に機
能しないダミーとしての外部端子２６の上部にダミー半
田突起電極７Ｄを配置し、ＡＳＩＣ１をフェースダウン
ボンディング法で実装基板に実装する際、この電気的に
機能しないダミー半田突起電極７ＤをＡＳＩＣ１と実装
基板との間を機械的に補強する補強材として使用できる
ので、ＡＳＩＣ１の実装上の信頼性を向上できる。

【０１４２】（３）コンピュータの支援に基づく自動配
置配線システムを使用し、所定の配列ピッチで繰返し配
列される複数本の第７層目電源配線２３Ｖに重ね合せ
て、実質的に同一の記憶回路３０が自動的に複数個配置
される、ＡＳＩＣ１において、前記複数本の第７層目電
源配線２３Ｖの延在方向に沿って、前記複数個の記憶回
路３０が配置される。この構成により、前記複数個の記
憶回路（又はマクロセル若しくは機能回路ブロック）３
０の夫々の配置ピッチと複数本の第７層目電源配線２３
Ｖの配列ピッチとの間にずれが存在しても、複数個の記
憶回路３０の夫々と複数本の第７層目電源配線２３Ｖの
夫々との重なる状態がすべてにおいてほぼ均一になり、
複数個の記憶回路３０の夫々に付加される寄生容量等の
条件を一定にできるので、ＡＳＩＣ１に配置される記憶
回路３０の動作上の信頼性を向上できる。

【０１４３】（４）前記手段（１）乃至手段（３）のい
ずれかの記憶回路３０は相補型ＭＩＳＦＥＴを主体に構
成される。この構成により、前記相補型ＭＩＳＦＥＴは
微細化ができ、記憶回路３０の占有面積を縮小できるの
で、ＡＳＩＣ１の集積度を向上できる。

【０１４４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【０１４５】例えば、本発明は、ゲートアレイ方式、ス
タンダードセル方式、カスタム方式、セミカスタム方
式、マスタスライス方式のいずれの方式を採用する半導
体集積回路装置にも適用できる。

【０１４６】また、本発明は、同一単結晶珪素基板にバ
イポーラトランジスタ及び相補型ＭＩＳＦＥＴを搭載し
たＡＳＩＣに適用できる。

【０１４７】また、本発明は、半導体集積回路装置に限
定されず、マザーボード、ベビーボード等の実装基板に
も適用できる。

【０１４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１４９】（１）入出力回路及び内部論理回路を備え
た半導体集積回路装置において、動作速度の高速化が図
れるとともに、集積度が向上できる。

【０１５０】（２）入出力回路及び内部論理回路を備え
た半導体集積回路装置において、入出力回路数の増加
（多端子化）が図れる。

【０１５１】（３）入出力回路及び内部論理回路を備え
た半導体集積回路装置において、動作上の信頼性が向上
できる。

【０１５２】（４）入出力回路、内部論理回路及び記憶
回路を備えた半導体集積回路装置において、動作速度の
高速化が図れるとともに、集積度が向上できる。

【０１５３】（５）入出力回路、内部論理回路及び記憶
回路を備えた半導体集積回路装置において、実装基板へ
の実装上の信頼性が向上できる。

【０１５４】（６）入出力回路、内部論理回路及びクロ
ックアンプ回路を備えた半導体集積回路装置において、
動作速度の高速化が図れる。

【０１５５】（７）入出力回路、内部論理回路及びクロ
ックアンプ回路を備えた特定用途向け半導体集積回路装
置（ＡＳＩＣ）において、動作速度の高速化が図れると
ともに、開発期間が短縮できる。

【０１５６】（８）入出力回路、内部論理回路及びクロ
ックアンプ回路を備えた特定用途向け半導体集積回路装
置において、集積度が向上できる。

【０１５７】（９）電源配線に重ね合せて記憶回路を配
置する特定用途向け半導体集積回路装置において、回路
動作上の信頼性が向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるＡＳＩＣのチップレイ
アウト図。

【図２】前記ＡＳＩＣの電極の配列を示すチップレイア
ウト図。

【図３】前記ＡＳＩＣの要部断面図。

【図４】前記ＡＳＩＣに搭載される回路ブロック図。

【図５】前記ＡＳＩＣの要部平面図。

【図６】前記ＡＳＩＣの要部平面図。

【図７】前記ＡＳＩＣの要部平面図。

【図８】前記ＡＳＩＣの要部平面図。

【図９】前記ＡＳＩＣの要部平面図。

【図１０】前記ＡＳＩＣの要部平面図。

【図１１】前記ＡＳＩＣの要部平面図。

【図１２】前記ＡＳＩＣの要部平面図。

【図１３】前記ＡＳＩＣの要部平面図。

【図１４】前記ＡＳＩＣに搭載される入出力回路のブロ
ック図。

【図１５】前記ＡＳＩＣに搭載されるクロックアンプ回
路のブロック図。

【図１６】前記クロックアンプ回路の配置位置を示すＡ
ＳＩＣのチップレイアウト図。

【図１７】前記ＡＳＩＣの電極の配置レイアウト図。

【図１８】ＡＳＩＣに搭載される論理回路の回路図。

【図１９】本発明の実施例２であるＡＳＩＣのチップレ
イアウト図。

【図２０】前記ＡＳＩＣの電極の配列を示すチップレイ
アウト図。

【符号の説明】

１…ＡＳＩＣ、２…入出力回路、２Ａ，２Ｂ…入出力回
路セル、３…電源回路、４，４Ａ〜４Ｃ…クロックアン
プ回路、６…内部論理回路、６Ａ…論理回路セル、７…
突起電極、１１，１３，１５，１７，１９，２１，２３
…配線、１２，１４，１６，１８，２０，２２…中間導
電層、２６…外部端子、３０…記憶回路、Ｔ…バイポー
ラトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ｄ 8427−4ＭＥ 8427−4Ｍ (72)発明者小林徹東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者藤村康弘東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者伊藤祐子東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】入出力回路及びこの入出力回路に結線さ
れる内部論理回路を備えた半導体集積回路装置におい
て、一方向に前記内部論理回路を３個又はそれ以上の複
数個に分割するとともに、この内部論理回路の複数個の
分割方向と同一方向に前記入出力回路を２個又はそれ以
上の複数個に分割し、前記内部論理回路の複数個に分割
された夫々の間に前記入出力回路の複数個に分割された
夫々を配置するとともに、この入出力回路の複数個に分
割された夫々とその両側に配置された内部論理回路の複
数個に分割された夫々とが結線されることを特徴とする
半導体集積回路装置。
【請求項２】前記請求項１に記載の分割された１個の
内部論理回路は内部論理回路の複数個の分割方向、その
交差方向に夫々複数個配置された論理回路セルの集合で
構成され、前記分割された１個の入出力回路は入出力回
路の複数個の分割方向、その交差方向に夫々複数個配置
された入出力回路セルの集合で構成され、この分割され
た１個の入出力回路は、分割方向に配置された入出力回
路セル数に比べて交差方向に配置された入出力回路セル
数が多くされ、ストライプ形状に構成される。
【請求項３】前記請求項２に記載の１個の入出力回路
セルの交差方向の長さに入出力回路を構成するすべての
入出力回路セルの数を剰じた合計の入出力回路セル長
が、前記内部論理回路の周辺長に比べて長く構成され
る。
【請求項４】前記請求項２又は請求項３に記載のいず
れかの入出力回路の入出力回路セルの夫々の上部にこの
入出力回路セル毎に配置されかつ電気的に結線される入
出力信号用外部端子が配置される、又はこの入出力信号
用外部端子が配置されるとともに、この入出力信号用外
部端子の上部に入出力信号用外部端子毎に配置されかつ
結線される入出力信号用突起電極が配置される。
【請求項５】前記請求項１乃至請求項４に記載のいず
れかの入出力回路の複数個に分割されたうちの１個の入
出力回路の上部、この分割された１個の入出力回路の両
側に配置された内部論理回路の複数個に分割されたうち
の２個の内部論理回路の上部の夫々には、入出力回路若
しくは内部論理回路の分割方向と同一方向に延在する電
源配線が配置され、この電源配線の両端は分割された２
個の内部論理回路の夫々の上部に配置される電源用外部
端子に電気的に接続されるとともに、前記電源配線の中
央部は分割された１個の入出力回路に電気的に接続され
る。
【請求項６】前記請求項５に記載の分割された１個の
入出力回路の入出力回路セルの上部に配置された入出力
信号用外部端子の上部には入出力信号用突起電極が配置
されるとともに、前記分割された２個の内部論理回路の
上部に配置された電源用外部端子の上部には電源用突起
電極が配置される。
【請求項７】前記請求項１乃至請求項６に記載のいず
れかの入出力回路の分割されたうちの１個の入出力回路
は、この入出力回路の分割方向と交差する交差方向に複
数個の入出力回路セルを配置した入出力回路セル列が前
記分割方向に２列に配列され、この２列に配列された入
出力回路セル列の夫々の間には交差方向に延在する１組
の入出力回路制御信号線が延在し、前記２列に配列され
た入出力回路セル列の夫々の入出力回路セルが前記１組
の入出力回路制御信号線に結線される。
【請求項８】前記請求項７に記載の分割された１個の
入出力回路の入出力回路セルは前記分割方向の辺の長さ
に対して交差方向の辺の長さが長い長方形状で構成さ
れ、前記入出力回路セル列の交差方向への複数個の入出
力回路セルの夫々の配置ピッチに対して、入出力回路セ
ル毎に配置された複数個の入出力信号用突起電極の夫々
の配置ピッチがほぼ同一に構成され、前記分割方向に配
列された２列の入出力回路セル列の夫々毎に配置される
入出力信号用外部端子の配置ピッチが前記交差方向に配
置された入出力信号用突起電極の配置ピッチと同一で構
成され、かつこの配置ピッチに対して分割方向に２列に
配列された入出力回路セル列の夫々の入出力回路セルの
配置ピッチが小さい。
【請求項９】前記請求項１乃至請求項８に記載のいず
れかの内部論理回路又はその一部の交差方向において隣
接する両側の夫々に記憶回路を複数個に分割した夫々を
配置し、前記内部論理回路又はその一部とその両側に配
置された記憶回路の複数個に分割された夫々とが結線さ
れる。
【請求項１０】前記請求項９に記載の記憶回路の上部
には、この記憶回路に結線される電源用外部端子が複数
個配置されるとともに、この記憶回路に実質的に結線さ
れずかつ電気的に機能しない外部端子が複数個配置さ
れ、前記電源用外部端子、電気的に機能しない外部端子
の夫々の上部には突起電極が配置される。
【請求項１１】入出力回路、この入出力回路に結線さ
れる内部論理回路、この内部論理回路に結線されるクロ
ックアンプ回路を備えた半導体集積回路装置において、
一方向に前記内部論理回路を少なくとも４個の偶数個に
分割するとともに、この内部論理回路の複数個の分割方
向と同一方向に前記入出力回路を少なくとも３個の奇数
個に分割し、前記内部論理回路の複数個に分割された夫
々の間に前記入出力回路の複数個に分割された夫々を配
置するとともに、この入出力回路の複数個に分割された
夫々とその両側に配置された内部論理回路の複数個に分
割された夫々とが結線され、前記入出力回路の奇数個に
分割されたうち、分割方向の中央部に配置された入出力
回路の領域の一部に前記クロックアンプ回路の初段回路
を配置するとともに、分割方向の初段、後段の夫々に配
置される入出力回路の領域の一部に前記クロックアンプ
回路の後段回路を配置し、前記クロックアンプ回路の初
段回路と分割方向の初段の後段回路との間、前記初段回
路と分割方向の後段の後段回路との間の夫々がほぼ同一
の結線長で結線されるとともに、前記内部論理回路の複
数個に分割されたうち、分割方向の初段の入出力回路の
両側に配置された２個の内部論理回路とこの分割方向の
初段の入出力回路の領域の一部に配置されたクロックア
ンプ回路の後段回路とが結線され、かつ分割方向の後段
の入出力回路の両側に配置された２個の内部論理回路と
この分割方向の後段の入出力回路の領域の一部に配置さ
れたクロックアンプ回路の後段回路とが結線されること
を特徴とする半導体集積回路装置。
【請求項１２】前記請求項１１に記載の半導体集積回
路装置は特定用途向けの半導体集積回路装置であり、前
記内部論理回路はコンピュータの支援に基づき自動的に
回路及び配線が配置される自動配置配線システムで構成
される。
【請求項１３】前記請求項１２に記載される内部論理
回路の分割された夫々はその分割方向と交差する交差方
向に分割され、この交差方向に分割された内部論理回路
の夫々の間には前記クロックアンプ回路で使用される参
照電圧を生成する電源回路が配置され、前記クロックア
ンプ回路の初段回路、後段回路の夫々を接続する結線は
前記入出力回路の領域又は前記電源回路の領域に配置さ
れる。
【請求項１４】コンピュータの支援に基づく自動配置
配線システムを使用し、所定の配列ピッチで繰返し配列
される複数本の電源配線に重ね合せて、実質的に同一の
記憶回路が自動的に複数個配置される、特定用途向けの
半導体集積回路装置において、前記複数本の電源配線の
延在方向に沿って、前記複数個の記憶回路が配置される
ことを特徴とする半導体集積回路装置。
【請求項１５】前記請求項１乃至請求項１３に記載の
いずれかの内部論理回路はバイポーラトランジスタを主
体に構成され、前記請求項９、請求項１０、請求項１４
に記載のいずれかの記憶回路は相補型ＭＩＳＦＥＴを主
体に構成される。