JP2015050285A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の集積度およびタイミング収束性を向上させる。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、複数の論理回路素子を有する１つ以上の論理回路領域とを備える。さらに、前記装置は、前記基板上に設けられ、複数のメモリセルを有し、前記１つ以上の論理回路領域を包囲する形状を有するメモリ領域を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、購入者が配線層をカスタマイズしてＳｏＣ（System On Chip）デバイスを実現可能なストラクチャードアレイ型デバイスが注目されている。ストラクチャードアレイ型デバイスのベースアレイ構造は、ＦＰＧＡ（Field-Programmable Gate Array）のベースアレイ構造を転用して構成することが一般的である。しかしながら、この場合には、ストラクチャードアレイ型デバイスの集積度の低さやタイミング収束性の悪さに問題があり、チップサイズの拡大やパフォーマンスの低下を招いている。
特開平１１−２３８８５０号公報 特開平１１−１７０１４号公報 特開平９−２８３７２９号公報
半導体装置の集積度およびタイミング収束性を向上させる。
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、複数の論理回路素子を有する１つ以上の論理回路領域とを備える。さらに、前記装置は、前記基板上に設けられ、複数のメモリセルを有し、前記１つ以上の論理回路領域を包囲する形状を有するメモリ領域を備える。
第１実施形態の半導体装置の構造の例を概略的に示す平面図である。 第１実施形態のＳＲＡＭ領域の構造の例を概略的に示す平面図である。 第１実施形態の半導体装置の構造と、従来例の半導体装置の構造とを概略的に示す平面図である。 第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。 第１実施形態の変形例のＳＲＡＭ領域の構造を概略的に示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造の例を概略的に示す平面図である。本実施形態の半導体装置は、ストラクチャードアレイ型デバイスである。図１(ａ)〜図１(ｃ)はそれぞれ、本実施形態の半導体装置の構造の第１〜第３の例を示している。
図１(ａ)の半導体装置は、基板１と、基板１上に設けられた１つの論理回路領域２と、基板１上に設けられ、この論理回路領域２を包囲する形状を有する１つのＳＲＡＭ領域３と、基板１上に設けられ、このＳＲＡＭ領域３を包囲する形状を有する１つの入出力領域４とを備えている。
また、図１(ｂ)の半導体装置は、基板１と、基板１上に設けられた４つの論理回路領域２と、基板１上に設けられ、これらの論理回路領域２を個々に包囲する形状を有する１つのＳＲＡＭ領域３と、基板１上に設けられ、このＳＲＡＭ領域３を包囲する形状を有する１つの入出力領域４とを備えている。
また、図１(ｃ)の半導体装置は、基板１と、基板１上に設けられた９つの論理回路領域２と、基板１上に設けられ、これらの論理回路領域２を個々に包囲する形状を有する１つのＳＲＡＭ領域３と、基板１上に設けられ、このＳＲＡＭ領域３を包囲する形状を有する１つの入出力領域４とを備えている。
なお、本実施形態の半導体装置に含まれる論理回路領域２の個数は、１つ、４つ、９つに限定されるものではなく、１つ以上の任意の個数とすることができる。
以下、図１(ｃ)を参照して本実施形態の半導体装置の構造について説明し、この説明中において適宜、図１(ａ)と図１(ｂ)も参照する。
基板１は、例えば半導体基板である。図１(ｃ)は、基板１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１の主面に垂直なＺ方向とを示している。Ｘ方向とＹ方向は、第１方向と第２方向の例である。なお、本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１の＋Ｚ方向にある構造物は、基板１の上方に位置していると表現される。
論理回路領域２は、論理ゲート用のトランジスタなどの複数の論理回路素子２ａが配置された領域である。図１(ｃ)の各論理回路領域２は、Ｘ方向に延びる複数の第１の辺Ｌ1と、Ｙ方向に延びる複数の第２の辺Ｌ2とを含む形状を有している。具体的には、図１(ｃ)の各論理回路領域２の形状は、２本の第１の辺Ｌ1と２本の第２の辺Ｌ2とを含む正方形または長方形である。これらの辺Ｌ1、Ｌ2の各々は、ＳＲＡＭ領域３に面している。図１(ｃ)においては、同一サイズの複数の論理回路領域２が、Ｘ方向およびＹ方向に沿った四角格子状に配置されている。
ＳＲＡＭ領域３は、複数のＳＲＡＭセル３ａが配置された領域である。ＳＲＡＭ領域３とＳＲＡＭセル３ａはそれぞれ、メモリ領域とメモリセルの例である。図１(ｃ)のＳＲＡＭ領域３は、論理回路領域２を配置するための複数の中空領域Ｐを有する形状を有しており、各中空領域Ｐに１つの論理回路領域２が配置されている。また、図１(ｃ)のＳＲＡＭ領域３は、論理回路領域２間に挟まれた部分と、論理回路領域２と入出力領域４との間に挟まれた部分とを有している。
入出力領域４は、入出力回路が配置された領域である。入出力領域４は、外部から信号を入力するための素子や、外部に信号を出力するための素子などを有している。図１(ｃ)の入出力領域４は、チップの外周に沿った環状の形状を有している。
符号Ｕは、本実施形態の半導体装置のベースアレイの構成単位であるベースユニットを示す。本実施形態のベースユニットＵは、１つの論理回路領域２と、この論理回路領域２を包囲する１つのＳＲＡＭ領域３により構成されている。ベースユニットＵのサイズは、例えば、１つのベースユニットＵで１００万ゲート規模の集積回路を実装可能なサイズに設定されている。
図１(ａ)の半導体装置のベースアレイは、１つのベースユニットＵにより構成されている。一方、図１(ｂ)や図１(ｃ)の半導体装置のベースアレイは、複数のベースユニットＵを組み合わせて構成されている。本実施形態においては、ベースアレイを１つのベースユニットＵで構成するか複数のベースユニットＵで構成するかを、半導体装置のチップサイズに応じて決めることができる。
なお、本実施形態の半導体装置は、ストラクチャードアレイ型デバイスであり、基板１上に形成された数層の第１配線層を備えている。第１配線層は例えば、論理回路素子２ａを組み合わせてＮＡＮＤ、ＮＯＲ、ＮＯＴなどの論理ゲートを構成するための配線や、ＳＲＡＭ用の配線を含んでいる。本実施形態においては、購入者が第１配線層上の第２配線層をカスタマイズすることにより、ＳｏＣデバイスを実現することができる。
図２は、第１実施形態のＳＲＡＭ領域３の構造の例を概略的に示す平面図である。
図２(ａ)は、図１(ｃ)に示す領域Ｒ1の拡大平面図である。領域Ｒ1は、ＳＲＡＭ領域３内の一部分であり、具体的には、論理回路領域２の第２の辺Ｌ2に隣接する部分である。領域Ｒ1は、Ｘ方向に延びる複数本のＳＲＡＭセル列３ｂを有している。これらのＳＲＡＭセル列３ｂの各々は、Ｘ方向に沿って並んだ複数のＳＲＡＭセル３ａを含んでいる。ＳＲＡＭセル列３ｂは、メモリセル列の例である。
一方、図２(ｂ)は、図１(ｃ)に示す領域Ｒ2の拡大平面図である。領域Ｒ2は、ＳＲＡＭ領域３内の別の一部分であり、具体的には、論理回路領域２の第１の辺Ｌ1に隣接する部分である。領域Ｒ2は、Ｙ方向に延びる複数本のＳＲＡＭセル列３ｂを有している。これらのＳＲＡＭセル列３ｂの各々は、Ｙ方向に沿って並んだ複数のＳＲＡＭセル３ａを含んでいる。
領域Ｒ1、Ｒ2はさらに、ＳＲＡＭセル列３ｂ間に設けられた複数のセル列間領域３ｃを有している。本実施形態においては、論理回路領域２内だけでなく、セル列間領域３ｃ内にも論理回路素子２ａを配置することができる。セル列間領域３ｃ内の論理回路素子２ａは、例えば、論理回路領域２同士を接続するために使用される。
本実施形態によれば、領域Ｒ1内のＳＲＡＭセル列３ｂがＸ方向に延びていることで、領域Ｒ1に隣接する２つの論理回路領域２の両方が、領域Ｒ1内のＳＲＡＭセル列３ｂを使用しやすくなっている。また、本実施形態によれば、領域Ｒ1内のＳＲＡＭセル列３ｂがＸ方向に延びていることで、領域Ｒ1に隣接する２つの論理回路領域２を、セル列間領域３ｃ内の論理回路素子２ａにより容易に接続することができる。これは、領域Ｒ2内のＳＲＡＭセル列３ｂがＹ方向に延びていることに関しても同様である。
（１）第１実施形態と従来例との比較
図３は、第１実施形態の半導体装置の構造と、従来例の半導体装置の構造とを概略的に示す平面図である。図３(ａ)は、第１実施形態の半導体装置を示し、図３(ｂ)は、従来例の半導体装置を示す。
図３(ａ)の半導体装置は、図１(ａ)〜図１(ｃ)の例と同様に、正方形または長方形の１つ以上の論理回路領域２と、論理回路領域２を包囲する形状を有する１つのＳＲＡＭ領域３とを備えている。
一方、図３(ｂ)の半導体装置は、Ｙ方向に延びる帯状の形状を有する複数の論理回路領域２と、Ｙ方向に延びる帯状の形状を有する複数のＳＲＡＭ領域３とを備えている。これらの論理回路領域２とＳＲＡＭ領域３は、Ｘ方向に沿って交互に配置されている。
矢印Ａ1、Ａ2は、論理回路領域２内に配線を配置する際に、配線性が良好な方向を示している。
図３(ｂ)の論理回路領域２は、Ｙ方向に延びる帯状の形状を有しているため、Ｙ方向に延びる配線は配置しやすいが、Ｘ方向に延びる配線は配置しにくい。加えて、図３(ｂ)の論理回路領域２のＸ方向の幅は狭いため、Ｙ方向に延びる配線の本数は制限される。そのため、論理回路領域２内の論理回路素子２ａの個数が多くなると、十分な本数の配線を配置することが難しくなる。よって、論理回路素子２ａの個数を増やす場合には、論理回路領域２の面積や個数を増やすこととなる。その結果、図３(ｂ)においては、半導体装置の集積度が低くなり、チップサイズが拡大してしまう。
一方、図３(ａ)の論理回路領域２は、図３(ｂ)の論理回路領域２に比べて、Ｘ方向の寸法とＹ方向の寸法との差が小さいため、Ｘ方向に延びる配線もＹ方向に延びる配線も配置しやすい。よって、論理回路素子２ａの個数を増やす場合に、論理回路領域２の面積や個数の増加を抑えつつ、十分な本数の配線を容易に配置することができる。よって、本実施形態によれば、半導体装置の集積度を向上させ、チップサイズの拡大を抑えることが可能となる。
また、図３(ｂ)の論理回路領域２は、Ｙ方向に長い形状を有しているため、互いに接続される論理回路素子２ａ同士の距離や、ＳＲＡＭセル３ａとこれを使用する論理回路素子２ａとの距離が遠くなる場合がある。そのため、図３(ｂ)の半導体装置の配線の長さは、長くなる傾向にある。その結果、図３(ｂ)においては、配線遅延によりタイミング収束性が悪くなり、半導体装置のパフォーマンスが低下してしまう。
一方、図３(ａ)の論理回路領域２は、Ｘ方向とＹ方向の寸法差が小さい形状を有しているため、互いに接続される論理回路素子２ａ同士や、ＳＲＡＭセル３ａとこれを使用する論理回路素子２ａが、近距離に配置されることが多い。そのため、図３(ａ)の半導体装置の配線の長さは、図３(ｂ)の場合に比べて短くなる傾向にある。よって、本実施形態によれば、配線遅延を抑制することによりタイミング収束性を向上させ、半導体装置のパフォーマンスを高めることが可能となる。
（２）第１実施形態の変形例
図４は、第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。
図４の半導体装置は、論理回路領域２として、第１の面積を有する１つ以上の第１面積領域１１と、第１の面積よりも広い第２の面積を有する１つ以上の第２面積領域１２とを備えている。
第１面積領域１１は、ベースユニットＵを構成する論理回路領域２と同じサイズの論理回路領域２である。一方、第２面積領域１２は、複数の第１面積領域１１を併合して形成された論理回路領域２である。
図４に示す第２面積領域１２は、２つの第１面積領域１１を併合したものである。符号１２ａは、ＳＲＡＭ領域３を配置予定だった領域を示す。図４に示す第２面積領域１２の第２の面積は、２つの第１面積領域１１の第１の面積と、領域１２ａの面積との合計値である。よって、図４に示す第２面積領域１２の第２の面積は、第１の面積の２倍よりも大きい値となる。
第２面積領域１２は、３つ以上の第１面積領域１１を併合して形成してもよい。Ｎ個の第１面積領域１１を併合する場合（Ｎは３以上の整数）、第２の面積は、第１の面積のＮ倍よりも大きい値となる。この場合、第２面積領域１２の形状は、正方形や長方形でもよいし、その他の形状（例えばＬ字形）でもよい。第２面積領域１２は例えば、第１面積領域１１よりも広い論理回路領域２の使用が求められる場合に形成される。
また、図４の半導体装置は、論理回路領域２として、１つ以上の第１トランジスタ領域１３と、１つ以上の第２トランジスタ領域１４とを備えている。
第１トランジスタ領域１３は、論理回路素子２ａとして、１つ以上のＬＶＴトランジスタ２１と、これらのＬＶＴトランジスタ２１の個数よりも少ない１つ以上のＳＶＴトランジスタ２２とを有している。ＬＶＴトランジスタ２１は、第１閾値電圧を有する第１のトランジスタの例であり、ＳＶＴトランジスタ２２は、第１閾値電圧よりも高い第２閾値電圧を有する第２のトランジスタの例である。
一方、第２トランジスタ領域１４は、論理回路素子２ａとして、１つ以上のＬＶＴトランジスタ２１と、これらのＬＶＴトランジスタ２１の個数よりも多い１つ以上のＳＶＴトランジスタ２２とを有している。
このように、第１トランジスタ領域１３は、主としてＬＶＴトランジスタ２１を有する領域である。第１トランジスタ領域１３は、例えば、高速処理用の論理回路領域２として使用可能である。
一方、第２トランジスタ領域１４は、主としてＳＶＴトランジスタ２２を有する領域である。第２トランジスタ領域１４は、例えば、低電力処理用の論理回路領域２として使用可能である。
なお、第１および第２トランジスタ領域１３、１４は、ＬＶＴおよびＳＶＴトランジスタ２１、２２と共に、またはＬＶＴおよびＳＶＴトランジスタ２１、２２のいずれかに代わり、１つ以上のＨＶＴトランジスタを有していてもよい。ＨＶＴトランジスタは、ＬＶＴトランジスタ２１やＳＶＴトランジスタ２２よりも高い閾値電圧を有している。
また、図４の半導体装置は、論理回路領域２として、ＩＰ（Intellectual Property）コア領域１５を備えている。本実施形態においては、論理回路で使用されることが多い回路ブロックを、ＩＰコアとしてＩＰコア領域１５内に予め用意しておく。よって、本実施形態によれば、ストラクチャードアレイ型デバイスの購入者が回路設計を容易に行うことが可能となる。ＩＰコア領域１５とＩＰコアはそれぞれ、ＩＰ回路領域とＩＰ回路の例である。なお、図４の半導体装置は、論理回路領域２として、ＩＰコア領域１５を複数備えていてもよい。
図５は、第１実施形態の変形例のＳＲＡＭ領域３の構造を概略的に示す平面図である。
図５は、図４に示す領域Ｒ3の拡大平面図である。領域Ｒ3は、ＳＲＡＭ領域３内の一部分であり、具体的には、論理回路領域２の第２の辺Ｌ2に隣接する部分である。
領域Ｒ3は、ＳＲＡＭセル３ａとして、使用対象のセルである第１のＳＲＡＭセル３１と、使用対象外のセルである第２のＳＲＡＭセル３２とを含んでいる。第１のＳＲＡＭセル３１は、通常のメモリセルとして使用されるが、第２のＳＲＡＭセル３２は、通常のメモリセルとしては使用されない。
本実施形態においては、第２のＳＲＡＭセル３２を、不良が生じた第１のＳＲＡＭセル３１を置き換える冗長セルとして使用する。そのため、本実施形態においては、半導体装置内に、不良が生じた第１のＳＲＡＭセル３１の場所や、冗長セルとして使用される第２のＳＲＡＭセル３２の場所の記憶場所を設けておく。
本実施形態によれば、第２のＳＲＡＭセル３２を冗長セルとして使用可能とすることにより、半導体装置の歩留まりを向上させることが可能となる。
以上のように、本実施形態の半導体装置は、１つ以上の論理回路領域２と、論理回路領域２を包囲する形状を有するＳＲＡＭ領域３とを備えている。
よって、本実施形態によれば、論理回路素子２ａ用の配線の配線性を向上させることが可能となり、その結果、半導体装置の集積度を向上させることが可能となる。
また、本実施形態によれば、論理回路素子２ａやＳＲＡＭセル３ａ用の配線を短くすることが可能となり、その結果、半導体装置のタイミング収束性を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：論理回路領域、２ａ：論理回路素子、３：ＳＲＡＭ領域、
３ａ：ＳＲＡＭセル、３ｂ：ＳＲＡＭセル列、３ｃ：セル列間領域、
４：入出力領域、１１：第１面積領域、１２：第２面積領域、
１３：第１トランジスタ領域、１４：第２トランジスタ領域、１５：ＩＰコア領域、
２１：ＬＶＴトランジスタ、２２：ＳＶＴトランジスタ、
３１：第１のＳＲＡＭセル、３２：第２のＳＲＡＭセル

Claims (5)

  1. 基板と、
    前記基板上に設けられ、複数の論理回路素子を有する１つ以上の論理回路領域と、
    前記基板上に設けられ、複数のメモリセルを有し、前記１つ以上の論理回路領域を包囲する形状を有するメモリ領域と、
    を備える半導体装置。
  2. 前記１つ以上の論理回路領域として、複数の論理回路領域を備え、
    前記複数の論理回路領域のうちの第１面積領域は、第１の面積を有し、
    前記複数の論理回路領域のうちの第２面積領域は、前記第１の面積の２倍よりも大きい第２の面積を有する、
    請求項１に記載の半導体装置。
  3. 前記１つ以上の論理回路領域として、複数の論理回路領域を備え、
    前記複数の論理回路領域のうちの第１トランジスタ領域は、前記論理回路素子として、第１閾値電圧を有する１つ以上の第１のトランジスタと、前記第１閾値電圧よりも高い第２閾値電圧を有し、前記第１のトランジスタの個数よりも少ない１つ以上の第２のトランジスタとを有し、
    前記複数の論理回路領域のうちの第２トランジスタ領域は、前記論理回路素子として、前記第１閾値電圧を有する１つ以上の第１のトランジスタと、前記第２閾値電圧を有し、前記第１のトランジスタの個数よりも多い１つ以上の第２のトランジスタとを有する、
    請求項１または２に記載の半導体装置。
  4. 前記論理回路領域は、ＩＰ回路を含む領域であるＩＰ回路領域を含む、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記論理回路領域は、第１方向に延びる複数の第１の辺と、前記第１方向に垂直な第２方向に延びる複数の第２の辺とを含む形状を有し、
    前記メモリ領域内における前記第１の辺に隣接する部分は、前記第２方向に延びる複数本のメモリセル列を有し、
    前記メモリ領域内における前記第２の辺に隣接する部分は、前記第１方向に延びる複数本のメモリセル列を有する、
    請求項１から４のいずれか１項に記載の半導体装置。
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