JPS63209141A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63209141A JPS63209141A JP62043371A JP4337187A JPS63209141A JP S63209141 A JPS63209141 A JP S63209141A JP 62043371 A JP62043371 A JP 62043371A JP 4337187 A JP4337187 A JP 4337187A JP S63209141 A JPS63209141 A JP S63209141A
- Authority
- JP
- Japan
- Prior art keywords
- section
- memory
- input
- buffer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 39
- 239000000872 buffer Substances 0.000 claims abstract description 29
- 238000003491 array Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にメモリー付ゲートアレイ
に関する。
に関する。
最近集積度の向上とともに、ゲートアレイの複合化も進
み第３図に示すように、論理部３３だけでなくメモリー
部３４を有するゲートアレイも数多く出回るようになっ
た。従来のメモリー付ゲートアレイは第３図に示すよう
にメモリー部３４と論理部３３と入出力バッファ一部３
２から成）メモリー部３４はチップ３１上の外寄りに入
出力バッファー部３２と隣り合うよう配置されていた。
み第３図に示すように、論理部３３だけでなくメモリー
部３４を有するゲートアレイも数多く出回るようになっ
た。従来のメモリー付ゲートアレイは第３図に示すよう
にメモリー部３４と論理部３３と入出力バッファ一部３
２から成）メモリー部３４はチップ３１上の外寄りに入
出力バッファー部３２と隣り合うよう配置されていた。
従来のメモリー付ゲートアレイは第３図に示すようにチ
ップ３１上；（外寄シに人出カバソファ一部３２と隣り
合うようにメモリー部３４が配置されておシ、メモリー
部３４間の配線・値頃等の制限により、メモリー部３１
ｉｉ１を側の入出力バッ７ア一部３２への入出力共用バ
ッファーの配置の数が制限されるという問題点がめった
。
ップ３１上；（外寄シに人出カバソファ一部３２と隣り
合うようにメモリー部３４が配置されておシ、メモリー
部３４間の配線・値頃等の制限により、メモリー部３１
ｉｉ１を側の入出力バッ７ア一部３２への入出力共用バ
ッファーの配置の数が制限されるという問題点がめった
。
また、メモリー部３４上を通っての入出力バッファー部
３２と論理１ｔＡ３３とのづ妾続ｆまできないので、メ
モリー部３４配Ｉｔ側の入出力バッ７ア一部３２と論理
部３３との効率的な接続ができないという問題点もあっ
た。
３２と論理１ｔＡ３３とのづ妾続ｆまできないので、メ
モリー部３４配Ｉｔ側の入出力バッ７ア一部３２と論理
部３３との効率的な接続ができないという問題点もあっ
た。
本発明はメモリー部３４をチップ３１上の中心寄りに論
理部３３で囲んで配置することにより入出力共用バッフ
ァー配置の制限をなくし、入出力バッファー部３２と論
理部３３との効率的な接続を目的とする。
理部３３で囲んで配置することにより入出力共用バッフ
ァー配置の制限をなくし、入出力バッファー部３２と論
理部３３との効率的な接続を目的とする。
上述した従来のメモリー付ゲートアレイに対し、本発明
は、メモリー部を中心寄シに論理部で囲まれるように配
置したところが相違点である。
は、メモリー部を中心寄シに論理部で囲まれるように配
置したところが相違点である。
本発明の構成は、チップ上にメモリー部、論理部、入出
力バッファ一部を有するゲートアレイにおいて前記メモ
リー部をチップ上の中心′０υに前記入出力バッファ一
部と接しないように前記論理部で囲んで配置したことを
特徴とする。
力バッファ一部を有するゲートアレイにおいて前記メモ
リー部をチップ上の中心′０υに前記入出力バッファ一
部と接しないように前記論理部で囲んで配置したことを
特徴とする。
〔実施例〕 ゛
次に本発明によるメモリー付ゲートアレイについて実施
例により図面を参照して説明する。第１図は本発明の第
１の実施例のメモリー付ゲートアレイの配置を示す平面
図である。第１図のようにチップ１１上の中心寄シに論
理部１３で囲まれるように複数個のメモリー部１４を配
置する。これによシメモリー部１４は入出力バッ７ア一
部１２とはいっさい隣シ合うことはなくな）メモリー部
１４と入出力バッファ一部１２とが隣り合うことによっ
て生じていた人出カバッ７ア一部１２への入出力共用バ
ッファーの配置の数が制限されるという問題が解消され
、また、メモリー部１４の内側の論理部１３をメモリー
部１４との接続専用の論理部１３としメモリー部１４の
外側の論理部１３をそれ以外の論理部１３とすることが
可能であるため、論理部１３と入出力バッファー部１２
との接続も容易になる。
例により図面を参照して説明する。第１図は本発明の第
１の実施例のメモリー付ゲートアレイの配置を示す平面
図である。第１図のようにチップ１１上の中心寄シに論
理部１３で囲まれるように複数個のメモリー部１４を配
置する。これによシメモリー部１４は入出力バッ７ア一
部１２とはいっさい隣シ合うことはなくな）メモリー部
１４と入出力バッファ一部１２とが隣り合うことによっ
て生じていた人出カバッ７ア一部１２への入出力共用バ
ッファーの配置の数が制限されるという問題が解消され
、また、メモリー部１４の内側の論理部１３をメモリー
部１４との接続専用の論理部１３としメモリー部１４の
外側の論理部１３をそれ以外の論理部１３とすることが
可能であるため、論理部１３と入出力バッファー部１２
との接続も容易になる。
〔実施例２〕
第２図は本発明の第２の実施例のメモリー付ゲートアレ
イの配置を示す平面図である。第２図のようにチップ２
１の外周からメモリー部２４までの距離が等距離でなく
チップ２１上の中心寄シに論理部２３に囲まれるように
複数個のメモリー部２４を配置する。これによシ入出力
共用バッファーの配置の制限が解消されメモリー部２４
との接続専用の論理部２３とそれ以外と分けることなく
メモリー部２４と論理部２３、論理部２３と人出カパッ
７ア一部２２の接続が容易になるという利点がある。
イの配置を示す平面図である。第２図のようにチップ２
１の外周からメモリー部２４までの距離が等距離でなく
チップ２１上の中心寄シに論理部２３に囲まれるように
複数個のメモリー部２４を配置する。これによシ入出力
共用バッファーの配置の制限が解消されメモリー部２４
との接続専用の論理部２３とそれ以外と分けることなく
メモリー部２４と論理部２３、論理部２３と人出カパッ
７ア一部２２の接続が容易になるという利点がある。
また、メモリー部２４の配置は中心寄シに論理部２３に
囲まれて配置されていれば、メモリー部２４の配置の形
状は問わない。
囲まれて配置されていれば、メモリー部２４の配置の形
状は問わない。
以上説明したように、本発明によればメモリー部をチッ
プ上の中心寄シに論理部で囲んで配置することによシ、
入出力バッファー部とメモリー部とは隣シ合うことはな
く、これによりメモリー部の配線領域等による入出力共
用バッファーの配置の制限が解消され、入出力共用バッ
ファーの配置は自由にできる。また、論理部と入出力パ
ッ７ア一部との接げもメモリー部にさまたげられるとい
うことがなくなるので論理部と入出力バッファ一部との
接続も容易に行うことができる。
プ上の中心寄シに論理部で囲んで配置することによシ、
入出力バッファー部とメモリー部とは隣シ合うことはな
く、これによりメモリー部の配線領域等による入出力共
用バッファーの配置の制限が解消され、入出力共用バッ
ファーの配置は自由にできる。また、論理部と入出力パ
ッ７ア一部との接げもメモリー部にさまたげられるとい
うことがなくなるので論理部と入出力バッファ一部との
接続も容易に行うことができる。
第１図、第２図はそれぞれ本発明の第１．第２の実施例
の配置を示す平面図、第３図は従来の配置を示す平面図
。 １１．２１．３１・・・・・・チップ、１２，２２．３
２・・・・・・入出力バッファ一部、１３．２３．３３
・・・・・・論理部、１４゜２４．３４・・・・・・メ
モリー部。
の配置を示す平面図、第３図は従来の配置を示す平面図
。 １１．２１．３１・・・・・・チップ、１２，２２．３
２・・・・・・入出力バッファ一部、１３．２３．３３
・・・・・・論理部、１４゜２４．３４・・・・・・メ
モリー部。
Claims (1)
- チップ上にメモリー部、論理部、入出力バッファー部
を有するゲートアレイにおいて、前記メモリー部をチッ
プ上の中心寄りに前記入出力バッファー部と接しないよ
う前記論理部で囲んで配置したことを特徴とする集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043371A JPS63209141A (ja) | 1987-02-25 | 1987-02-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043371A JPS63209141A (ja) | 1987-02-25 | 1987-02-25 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209141A true JPS63209141A (ja) | 1988-08-30 |
Family
ID=12661983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043371A Pending JPS63209141A (ja) | 1987-02-25 | 1987-02-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820246B2 (en) * | 2001-02-28 | 2004-11-16 | Sanyo Electric Co., Ltd. | Pattern layout method of semiconductor device |
| JP2015050285A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社東芝 | 半導体装置 |
-
1987
- 1987-02-25 JP JP62043371A patent/JPS63209141A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820246B2 (en) * | 2001-02-28 | 2004-11-16 | Sanyo Electric Co., Ltd. | Pattern layout method of semiconductor device |
| JP2015050285A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63108733A (ja) | 半導体集積回路 | |
| JPH02219254A (ja) | 半導体集積回路装置 | |
| JPS63209141A (ja) | 集積回路 | |
| JPH0648715B2 (ja) | 集積回路チツプ | |
| JPH02244755A (ja) | Ｌｓｉ | |
| JP2954165B1 (ja) | 半導体装置 | |
| US5391943A (en) | Gate array cell with predefined connection patterns | |
| JPH11121505A (ja) | 半導体集積回路装置 | |
| JPH06283604A (ja) | 半導体装置 | |
| JPH02125662A (ja) | 集積回路 | |
| JPS6197849A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JPS60501881A (ja) | 専用されていない入力／出力セルを有する半導体ダイ | |
| JPH04127556A (ja) | 半導体集積回路 | |
| JPS62114259A (ja) | 半導体集積回路装置 | |
| JPS63156423A (ja) | 集積回路部品 | |
| JPH0287550A (ja) | マスタースライス方式半導体集積回路 | |
| JP2702155B2 (ja) | 半導体集積回路 | |
| JPH04196265A (ja) | 半導体装置 | |
| JPH09148545A (ja) | 半導体装置 | |
| JPH04171756A (ja) | 半導体集積回路装置 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPH04174537A (ja) | 半導体集積回路 | |
| JPS6320440U (ja) | ||
| JPH0821625B2 (ja) | 半導体集積回路装置 | |
| JPH0513582A (ja) | 半導体装置の電源配線 |