JPH04171756A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04171756A JPH04171756A JP29868190A JP29868190A JPH04171756A JP H04171756 A JPH04171756 A JP H04171756A JP 29868190 A JP29868190 A JP 29868190A JP 29868190 A JP29868190 A JP 29868190A JP H04171756 A JPH04171756 A JP H04171756A
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- JP
- Japan
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- substrate
- buffer
- buffers
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同じ基板面積でバッファ数の増大を可能とし
た半導体集積回路装置に関する。
た半導体集積回路装置に関する。
第２図は従来における半導体集積回路装置の模式的平面
図であり、図中１は半導体集積回路装置のチップを示し
ている。チップ１は基板の表面中央部にゲート領域２を
、また周辺部全周にわたって多数のバッファを一列に配
置したバッファ領域３を設定し、ゲート領域２とバッフ
ァ領域３との中間領域に両頭域を結ぶ信号線５を配設し
て両頭域のゲートとバッファとを相互に接続するように
なっている。
図であり、図中１は半導体集積回路装置のチップを示し
ている。チップ１は基板の表面中央部にゲート領域２を
、また周辺部全周にわたって多数のバッファを一列に配
置したバッファ領域３を設定し、ゲート領域２とバッフ
ァ領域３との中間領域に両頭域を結ぶ信号線５を配設し
て両頭域のゲートとバッファとを相互に接続するように
なっている。
（発明が解決しようとする課題〕
ところで上述した如き従来装置にあってはバッファ領域
３が周辺部に限定される。このため、例えばゲーＨＮ域
２の面積は小さいが、バッファ数を多くしたい場合には
、基板面積をバッファ数に応して大きくしなければなら
ず、ゲート領域２とバッファ領域３との中間領域が広く
なり無駄な領域が形成されてしまうという問題があった
。
３が周辺部に限定される。このため、例えばゲーＨＮ域
２の面積は小さいが、バッファ数を多くしたい場合には
、基板面積をバッファ数に応して大きくしなければなら
ず、ゲート領域２とバッファ領域３との中間領域が広く
なり無駄な領域が形成されてしまうという問題があった
。
本発明はかかる事情に鑑みなされたものであって、その
目的とするところは、バッファ領域を基板の周辺部に内
、外に複数重に配置することにより、基板面積を拡大す
ることなくへソファ数を増大し得るようにした半導体集
積回路装置を提供するにある。
目的とするところは、バッファ領域を基板の周辺部に内
、外に複数重に配置することにより、基板面積を拡大す
ることなくへソファ数を増大し得るようにした半導体集
積回路装置を提供するにある。
本発明に係る半導体集積回路装置は、基板の周辺部に内
、外に所定の間隔を隔ててハソファ領域を複数重に配置
する。
、外に所定の間隔を隔ててハソファ領域を複数重に配置
する。
本発明にあってはこれによって、同じ基板面積でも配置
可能なバッファ数が増大し、基板面積の縮小が可能とな
る。
可能なバッファ数が増大し、基板面積の縮小が可能とな
る。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
第１図は本発明に係る半導体集積回路装置の模式的平面
図であり、図中１は半導体集積回路装置のチップを示し
ている。チップ１は基板の中央部にゲート領域２が設定
され、また基板の周辺部に内、外に所定の間隔を隔てて
バッファ領域３及び４が２重に設定され、ゲート？ｉＵ
域２とバッファ領域４との間及びバッファ領域３．４間
には夫々適宜の信号線５．６を配するための空域が隔て
られている。バッファ領域３には多数のバッファを隙間
なく一列に並べて形成してあり、またバッファ領域４に
は多数のバッファを相隣するバッファ間に適宜の間隙を
隔てた状態で同しく一列に並べて形成しである。ゲート
領域２のゲートと各バッファ領域３，４のバッファとは
夫々前記した空域及びバッファ間の間隙を通して配設し
た信号線５゜６にて相互に接続されている。
図であり、図中１は半導体集積回路装置のチップを示し
ている。チップ１は基板の中央部にゲート領域２が設定
され、また基板の周辺部に内、外に所定の間隔を隔てて
バッファ領域３及び４が２重に設定され、ゲート？ｉＵ
域２とバッファ領域４との間及びバッファ領域３．４間
には夫々適宜の信号線５．６を配するための空域が隔て
られている。バッファ領域３には多数のバッファを隙間
なく一列に並べて形成してあり、またバッファ領域４に
は多数のバッファを相隣するバッファ間に適宜の間隙を
隔てた状態で同しく一列に並べて形成しである。ゲート
領域２のゲートと各バッファ領域３，４のバッファとは
夫々前記した空域及びバッファ間の間隙を通して配設し
た信号線５゜６にて相互に接続されている。
なお各バッファのパット （図示せず）は、バッファと
パッドとを一緒の領域に配置し、またパッドを基板の周
辺部に配置し、各バッファはこれよりも内側の領域に位
置させ、各パッドとバッファとを夫々側の接続線にて接
続することとしてもよい。
パッドとを一緒の領域に配置し、またパッドを基板の周
辺部に配置し、各バッファはこれよりも内側の領域に位
置させ、各パッドとバッファとを夫々側の接続線にて接
続することとしてもよい。
また上記した実施例にあっては、へソファ領域を基板の
周辺部に２重に設定した場合について説明したが、３重
以上としてもよいことは勿論である。
周辺部に２重に設定した場合について説明したが、３重
以上としてもよいことは勿論である。
１品。
以上の如く本発明装置にあってはケーＨＪｉ域が小さく
、しかもバッファ数を増大したい場合に基板面積を大き
くすることなく、バッファ数の増大を図ることが出来て
チップサイズの縮小化か図れる等本発明は優れた効果を
奏するものである。
、しかもバッファ数を増大したい場合に基板面積を大き
くすることなく、バッファ数の増大を図ることが出来て
チップサイズの縮小化か図れる等本発明は優れた効果を
奏するものである。
第１図は本発明装置の模式的平面図、第２図は従来装置
の模式的平面図である。 １・・チップ ２・・・ゲート領域 ３，４・・・
バッファ領域 ５．６・・・信号線 なお、図中、同一符号は同一、又は相当部分を示す。
の模式的平面図である。 １・・チップ ２・・・ゲート領域 ３，４・・・
バッファ領域 ５．６・・・信号線 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）基板の中央部にゲート領域を、また周辺部にバッ
ファ領域を夫々設定した半導体集積回路装置において、 前記バッファ領域は、周辺部に沿って内、 外に相互の間に所定の間隔を隔てて複数重に設けたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29868190A JPH04171756A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29868190A JPH04171756A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171756A true JPH04171756A (ja) | 1992-06-18 |
Family
ID=17862903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29868190A Pending JPH04171756A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1205974A2 (en) * | 2000-11-10 | 2002-05-15 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| US7263681B2 (en) | 2002-07-08 | 2007-08-28 | Nec Electronics Corporation | Semiconductor integrated circuit device and layout method of patterns for semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244755A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | Ｌｓｉ |
| JPH02310946A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-11-02 JP JP29868190A patent/JPH04171756A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244755A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | Ｌｓｉ |
| JPH02310946A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1205974A2 (en) * | 2000-11-10 | 2002-05-15 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| EP1205974A3 (en) * | 2000-11-10 | 2003-06-25 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| US6721933B2 (en) | 2000-11-10 | 2004-04-13 | Seiko Epson Corporation | Input/output cell placement method and semiconductor device |
| KR100433199B1 (ko) * | 2000-11-10 | 2004-05-24 | 세이코 엡슨 가부시키가이샤 | 입력/출력 셀 배치방법 및 반도체 장치 |
| US7263681B2 (en) | 2002-07-08 | 2007-08-28 | Nec Electronics Corporation | Semiconductor integrated circuit device and layout method of patterns for semiconductor integrated circuit device |
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