JPH11297971A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ガラスマスクやディフューズド・ウエハを共
通化して製造コストや管理コストの低減を図った半導体
装置を提供する。 【解決手段】 本発明の半導体装置は、ウエハ１０上に
隣接して形成された複数の基本エリア部１ａを有する。
各基本エリア部１ａは、小規模トランジスタ領域１１
と、大規模トランジスタ領域１２と、パッド領域１３
と、四隅近傍に形成されたトランジスタ領域１４とを有
する。トランジスタ領域１４を介して、隣接する基本エ
リア部１ａ同士で信号伝送を行えるため、隣接する複数
の基本エリア部１ａを１つのチップ内にまとめることが
できる。また、四隅のトランジスタ領域を各種の論理回
路を構成するために利用することもできる。また、複数
の基本エリア部１ａを用いてチップを構成するため、チ
ップのピン数を増やすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、未配線のトランジ
スタ領域を半導体ウエハ上に縦横に複数形成し、これら
トランジスタ領域内に任意の配線領域を形成できるよう
にした半導体装置、例えばゲートアレイの構造に関す
る。

【０００２】

【従来の技術】マスタースライス型半導体装置は、半導
体ウエハ上に未配線のトランジスタを規則的に複数形成
した構造になっている。このような半導体ウエハは、デ
ィフューズド・ウエハ(diffused wafer)とも呼ばれる。

【０００３】図８（ａ）はディフューズド・ウエハ１０
の平面図であり、図８（ｂ）はウエハ１０上に形成され
た個々の基本エリア部１のレイアウト図である。基本エ
リア部１は、図８（ｂ）に示すように、各種の論理回路
を形成可能な小規模トランジスタ領域１１と、入出力用
のバッファやドライバなどを形成可能な大規模トランジ
スタ領域１２と、外部端子接続用のパッドを形成可能な
パッド領域１３とを有する。これら基本エリア部１の一
つ一つがチップに対応する。

【０００４】いわゆるゲートアレイは、図８（ａ）のデ
ィフーズド・ウエハ１０上に任意の配線領域を形成した
後、各基本エリア部１を切り出してパッケージングした
ものである。配線領域を形成するには、チップサイズに
応じた専用のガラスマスクが必要となる。配線領域は通
常、複数の層に分けて形成されるため、各配線工程ごと
にそれぞれ異なるガラスマスクが必要となる。

【０００５】

【発明が解決しようとする課題】ゲートアレイのチップ
サイズは１種類だけでなく、ゲート数によってチップサ
イズが異なるのが一般的である。上述したように、チッ
プサイズに応じたディフューズド・ウエハ１０やガラス
マスクが必要になるため、製造個数の少ないゲートアレ
イについては、チップ１個当たりの製造コストが高くな
ってしまう。また、チップサイズが多様化している現状
では、ガラスマスクやディフューズド・ウエハ１０の種
類も相当なものになり、それらを管理する作業も大変で
ある。

【０００６】ディフューズド・ウエハ１０の共通化を図
るため、例えば、図８（ａ）の隣接する複数の基本エリ
ア部を単位として切り出しを行ってチップを形成するこ
とも考えられるが、各基本エリア部の外周側にはパッド
領域１３が形成されているため、隣接する基本エリア部
同士で簡単には信号を伝送できない。このため、基本エ
リア部を単位として切り出すしかなく、異なるチップサ
イズのチップを形成するには、異なるディフューズド・
ウエハ１０を用意する必要があった。

【０００７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、ディフューズド・ウエハを共
通化して製造コストや管理コストの低減を図った半導体
装置およびその製造方法を提供することにある。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数のトランジスタを有し
各種の論理回路を形成可能な第１のトランジスタ領域
と、前記第１のトランジスタ領域の周囲に形成され複数
のトランジスタを有し入出力用のバッファやドライバを
形成可能な第２のトランジスタ領域と、前記第２のトラ
ンジスタの周囲に形成され外部接続用のパッドを形成可
能なパッド領域と、を備えた基本エリア部を、半導体ウ
エハ上に縦横に隣接して複数形成した半導体装置であっ
て、前記基本エリア部はそれぞれ、前記基本エリア部内
の少なくとも四隅に形成され複数のトランジスタを有し
各種の論理回路を形成可能な第３のトランジスタ領域を
備えるものである。

【０００９】また、請求項４の発明は、同一形状の複数
のトランジスタからなる基本セルを、複数の半導体ウエ
ハ上の全面にマトリクス状に配置する第１の工程と、前
記第１の工程後に、前記複数の半導体ウエハのうち一部
の半導体ウエハに対して、互いに隣接する複数の前記基
本セル内のトランジスタを相互に配線して第１の大きさ
の半導体チップ領域を形成し、かつ、前記複数の半導体
ウエハのうち前記一部の半導体ウエハ以外の少なくとも
一部の半導体ウエハに対して、複数の前記基本セル内の
トランジスタを相互に配線して第２の大きさの半導体チ
ップ領域を形成する第２の工程と、を備えるものであ
る。

【００１０】請求項１〜４の発明を、例えば図１に対応
づけて説明すると、「第１のトランジスタ領域」は小規
模トランジスタ領域１１に、「第２のトランジスタ領
域」は大規模トランジスタ領域１２に、「パッド領域」
はパッド領域１３に、「第３のトランジスタ領域」はト
ランジスタ領域１４に、「基本エリア部」は基本エリア
部１ａに、それぞれ対応する。

【００１１】

【発明の実施の形態】以下、本発明に係る半導体装置に
ついて、図面を参照しながら具体的に説明する。図１は
本発明に係る半導体装置の一実施形態の概略レイアウト
図である。図１（ａ）はゲートアレイに用いられる未配
線状態のディフューズド・ウエハ１０を示しており、こ
のウエハ１０上には、図１（ｂ）に示す構造の基本エリ
ア部１ａが隣接して複数形成されている。より詳細に
は、基本エリア部１ａは、チップ切り出しのためのダイ
シングライン間隔を隔てて、縦横に規則的に配置されて
いる。

【００１２】図１（ｂ）に示す基本エリア部１ａは、図
８に示す従来の基本エリア部１と同様に、小サイズの複
数のトランジスタが形成された小規模トランジスタ領域
１１と、大サイズの複数のトランジスタが形成された大
規模トランジスタ領域１２と、外部端子接続用の複数の
パッドが形成されたパッド領域１３とを有する。

【００１３】大規模トランジスタ領域１２内に大サイズ
のトランジスタを設ける理由は、この領域には、入出力
用のバッファやドライバなど、大量の電流が流れる回路
素子が形成されるためである。

【００１４】基本エリア部１ａ内の四隅近傍にはそれぞ
れ、各種の論理回路を形成可能なトランジスタ領域１４
が設けられている。このトランジスタ領域１４内のトラ
ンジスタのサイズは、小規模トランジスタ領域１１内に
形成されるトランジスタのサイズとほぼ同じである。

【００１５】なお、トランジスタ領域１４の面積や形状
に特に制限はなく、例えば図２（ａ）のように基本エリ
ア部１ａの外縁に沿って大規模トランジスタ領域１２を
取り囲むようにトランジスタ領域１４を形成したり、あ
るいは、図２（ｂ）のように基本エリア部１ａの各隅の
間にもトランジスタ領域１４を形成してもよい。

【００１６】従来の基本エリア部１の外周側には、図８
（ｂ）に示すように、パッド領域１３のみが形成されて
いたため、隣接する基本エリア部１ａ同士で簡単には信
号の伝送を行えなかったが、本実施形態の基本エリア部
１ａには、各基本エリア部１ａ内の四隅にトランジスタ
領域１４が形成されているため、トランジスタ領域１４
を介して、隣接する基本エリア部１ａ同士で容易に信号
伝送を行うことができ、複数の基本エリア部１ａを１つ
のチップとすることが比較的容易になる。

【００１７】例えば、図３は縦横３個ずつの計９個の基
本エリア部１ａで１つのチップ２０を構成した例を示す
図である。図３に示すように、隣接する基本エリア部１
ａ内の各トランジスタ領域１４は互いに接するため、横
方向に隣接する基本エリア部１ａと縦方向に隣接する基
本エリア部１ａとで、トランジスタ領域の４倍の面積を
有する大トランジスタ領域１５が形成される。

【００１８】大トランジスタ領域１５内には各種の論理
回路を形成できるため、基本エリア部１ａ自体の面積を
変えることなく、ゲート数を増やすことができる。ま
た、この大トランジスタ領域１５を介して、隣接する基
本エリア部１ａ同士で信号の伝送を行うこともできるた
め、複数の基本エリア部１ａで１個のチップを構成する
ことも可能となる。

【００１９】なお、チップサイズは、図３のような縦３
個横３個に限られない。例えば、図４は、縦２個横３個
の基本エリア部１ａをチップサイズとした例を示す図で
ある。図４の場合も、トランジスタ領域の４倍の面積を
有する大トランジスタ領域１５が得られる。

【００２０】このように、本実施形態では、小規模トラ
ンジスタ領域１１と、大規模トランジスタ領域１２と、
パッド領域１３とを有する基本エリア部１ａの少なくと
も四隅に、予めトランジスタ領域１４を形成しておくた
め、従来のように、１つの基本エリア部１ａをチップサ
イズとしなければならない制限がなくなる。すなわち、
四隅のトランジスタ領域１４を介して、隣接する基本エ
リア部１ａ同士で信号の伝送を行えるため、隣接する複
数の基本エリア部１ａをチップサイズとすることが可能
となる。また、四隅のトランジスタ領域１４を各種の論
理回路を構成するために利用することもできる。また、
複数の基本エリア部１ａを用いてチップを構成するた
め、チップのピン数を増やすことができ、多ピン化の要
請に対応できる。

【００２１】図５はディフューズド・ウエハ１０上に多
数の基本エリア部を形成した例を示す図、図６は２個の
基本エリア部をチップサイズとする例を示す図、図７は
縦横２個ずつの計４個の基本エリア部をチップサイズと
する例を示す図である。図示のように、本実施形態によ
れば、同一のディフューズド・ウエハ１０を使用しなが
ら、異なるサイズのチップを形成することができる。し
たがって、異なるチップサイズごとにディフュージョン
・ウエハ１０を設けなくて済むため、製造コストの削減
が図れる。また、ディフュージョン・ウエハ１０の数が
大幅に減るため、これらの管理が容易になる。

【００２２】上述した実施形態では、基本エリア部１ａ
の四隅に形成されるトランジスタ領域１４内のトランジ
スタのサイズを小トランジスタ領域と略等しくする例を
説明したが、トランジスタのサイズに特に制限はない。

【００２３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体ウエハ上に複数形成された基本エリア部の
少なくとも四隅に第３のトランジスタ領域を形成するた
め、この第３のトランジスタ領域を利用して隣接する基
本エリア部同士で信号の伝送を行え、隣接する複数の基
本エリア部を１つのチップにまとめることが可能にな
る。また、第３のトランジスタ領域を各種の論理回路を
形成するために利用でき、基本エリア部の面積を広げる
ことなく、論理ゲート数を増やすことができる。また、
複数の基本エリア部を用いて１つのチップを構成できる
ため、チップのパッド数を増やすことができ、多ピン化
の要請に容易に対応できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施形態の概略レ
イアウト図。

【図２】基本エリア部の変形例を示す概略レイアウト
図。

【図３】縦横３個ずつの計９個の基本エリア部で１つの
チップを構成した例を示す図。

【図４】縦３個横２個の基本エリア部で１つのチップを
構成した例を示す図。

【図５】ディフューズド・ウエハ上に多数の基本エリア
部を形成した例を示す図。

【図６】２個の基本エリア部をチップサイズとする例を
示す図。

【図７】縦横２個ずつの計４個の基本エリア部をチップ
サイズとする例を示す図。

【図８】（ａ）はディフューズド・ウエハの平面図、
（ｂ）はウエハ上に形成される基本エリア部のレイアウ
ト図。

【符号の説明】

１，１ａ 基本エリア部 １０ ディフューズド・ウエハ １１ 小規模トランジスタ領域 １２ 大規模トランジスタ領域 １３ パッド領域 １４ トランジスタ領域 １５ 大トランジスタ領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数のトランジスタを有し各種の論理回路
   を形成可能な第１のトランジスタ領域と、前記第１のト
   ランジスタ領域の周囲に形成され複数のトランジスタを
   有し入出力用のバッファやドライバを形成可能な第２の
   トランジスタ領域と、前記第２のトランジスタの周囲に
   形成され外部接続用のパッドを形成可能なパッド領域
   と、を備えた基本エリア部を、半導体ウエハ上に縦横に
   隣接して複数形成した半導体装置であって、 前記基本エリア部はそれぞれ、前記基本エリア部内の少
   なくとも四隅に形成され複数のトランジスタを有し各種
   の論理回路を形成可能な第３のトランジスタ領域を備え
   ることを特徴とする半導体装置。
2. 【請求項２】前記第３のトランジスタ領域の４倍の面積
   を有し各種の論理回路を形成可能な領域が得られるよう
   に、隣接する縦横２個ずつの前記基本エリア部を少なく
   とも含むようにチップサイズを設定したことを特徴とす
   る請求項１に記載の半導体装置。
3. 【請求項３】前記第２のトランジスタ領域内のトランジ
   スタは、前記第１のトランジスタよりもサイズが大き
   く、 前記第３のトランジスタ領域内のトランジスタは、前記
   第１のトランジスタ領域内のトランジスタと略等しいサ
   イズを有することを特徴とする請求項１または２に記載
   の半導体装置。
4. 【請求項４】同一形状の複数のトランジスタからなる基
   本セルを、複数の半導体ウエハ上の全面にマトリクス状
   に配置する第１の工程と、 前記第１の工程後に、前記複数の半導体ウエハのうち一
   部の半導体ウエハに対して、互いに隣接する複数の前記
   基本セル内のトランジスタを相互に配線して第１の大き
   さの半導体チップ領域を形成し、かつ、前記複数の半導
   体ウエハのうち前記一部の半導体ウエハ以外の少なくと
   も一部の半導体ウエハに対して、複数の前記基本セル内
   のトランジスタを相互に配線して第２の大きさの半導体
   チップ領域を形成する第２の工程と、を備えることを特
   徴とする半導体装置の製造方法。