JPH03203363A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に静電保護素子領域の半
導体チップ内での配置に関する。

〔従来の技術〕

従来、この種の半導体装置は、第３図に示すように半導
体チップ１１の中央部に抵抗、トランジスタ等の素子に
より所定の回路を構成する内部素子領域１２が配置され
、内部素子領域１２の周囲すなわち、チップ１１０周辺
部に静電保護素子領域１３（領域をより明確にするため
、便宜的に斜線を施しである。）が配置される。さらに
、その外側に入出力パッド１４が配置されている。静電
保護素子は耐圧等の特性を向上させると共に内部素子と
比べて大面積を必要とすること、また入出力パッド１４
に印加される静電気から内部素子を保護する必要がある
ことから従来のではチップ中央部の内部素子領域１２と
入出力パッド１４間に大面積を必要とする静電保護素子
領域を配置していた。

〔発明が解決しようとする課題〕

上述した従来の半導体装置は静電保護素子が入出力パッ
ドに１対１で対応して半導体チップの外周部に配置され
ているが、半導体装置の高機能化高集積化に伴う入出力
パッド数の増加により、これに対応する静電保護素子領
域の面積が増加し、チップの内部素子領域周辺部だけで
は、十分ね耐圧を持った静電保護素子を形成できたいと
いう欠点がある。

〔目的〕

本発明の目的は、入出力パッド数の増加に対しても入出
力パッドに対応する静電保護素子に十分な耐圧を持たせ
るための面積を確保した半導体装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明の半導体装置は、静電保護素子領域が半導体チッ
プ周辺部だけでなく、半導体チップ内部の内部素子領域
内にも形成されている。

詳しくは、半導体チップ外周部の入出力パッド形成領域
と、この領域に隣接し、入出力パッドに対応して設けら
れた静電保護素子を形成する領域と、さらにその内部に
所定の回路構成を有する内部素子領域とを含む半導体装
置において、内部素子領域は、抵抗、トランジスタ、ダ
イオード等からなる複数の機能領域からなり、これら複
数の機能領域間は、所定の配線により接続されると共に
、この所定の配線下に複数の静電保護素子を形成してな
る。

このような構成により、入出力パッドの増加に対し、内
部素子領域外周の静電保護素子領域で対応しきれない入
出力パッドについては、内部素子領域内の最寄りの静電
保護素子を用いることにより、半導体チップの大型化を
抑制できる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の平面図である。

本実施例ではゲートアレイ型の半導体装置について説明
する。

トランジスタ素子及び抵抗等の組合せ、いわゆるゲート
をならべたゲートアレイ領域２３（領域を明確にするた
め斜線を施しである）が半導体チップ１１内部に縞状に
配置され、これらゲートアレイ領域２３の周りには、ゲ
ート相互を接続する配線を形成する配線チャネル領域２
２が配置されている。さらに、半導体チップ１１の周辺
部及び配線チャネル領域２２の内部に静電保護素子を形
成した静電保護素子領域２１が配置されている。

半導体チップ１１の外縁部には、入出力パッド１４が配
置されている。このような構成の半導体チップ１１に配
線を行う、すなわちゲートアレイ領域２３内のゲートは
配線チャネル領域２２に形成された配線により相互に接
続される。また、入出力パッド１４は、それぞれに１対
１に対応するように最寄りの静電保護素子に接続される
。この時、ゲートアレイ領域２３外周の静電保護素子の
数より入出力パッド１４の数の方が多い場合には、ゲー
トアレイ領域２３間の配線チャネル領域１６内の配線下
にあらかじめ複数設けられた静電保護素子とを接続する
。すなわち、配線チャネル領域１６の基板上には、所定
の配線が、また、基板内には静電保護素子が形成される
。ゲートの一端は、このような静電保護素子を介して入
出力パッド１４に接続される。

以上のようにして、チップサイズを増大することなく、
入出力パッドに対応する静電保護素子を設けることがで
きる。

本実施例では、ゲートアレイ型の半導体装置を例にあげ
たが、例えば２万ゲートのゲートアレイの場合、ゲート
の形成されている領域は、チップ面積全体の半分以下に
すぎず、その他の領域に入出力パッドと配線チャネル領
域が設けられているため、この配線チャネル領域内に静
電保護素子を形成すれば、入出力バラ・ドの増加に容易
に対処できる。

第２図は本発明の第２の実施例の平面図である。

本実施例ではセルマクロ型の半導体装置について説明す
る。

半導体チップ１１内部に所定の機能を持たせる為のトラ
ンジスタ素子と抵抗等を組合せた、いわゆる機能セルを
ならべたセルマクロ領域１７　（領域を明確にするため
便宜的に斜線を施しである）を形成し、各セルマクロ領
域１７を囲む様に静電保護素子領域１３を配置する。入
出力パッド１２を形成する。入出力パッド１４は、従来
通り半導体チップ１１の外縁部に設けられると共に、各
セルマクロ領域１７に一部重なって、セルマクロ領域１
７と静電保護素子領域１３間にも設けられている。本実
施例では機能セルを用いたセルマクロに関する実施例で
ある。セルマクロの機能としてはメモリーセルやＮｏｒ
回路、ＮＡＮＤ回路等の論理回路セルがある。

すなわち、入出力パッド１２はチップ１１外縁部だけで
なく、チップの内部にも設けられており、最寄りの静電
保護素子を介して、セルマクロ領域内の素子に接続され
ている。そのため、入出力パッド１１と静電保護素子間
の配線が短くなり、配線による信号の遅延や配線容量を
低減でき、さらに、入出力パッドの数も容易に増やせる
という利点を有する。

本実施例の場合には、いわゆる内部素子領域内にも入出
力パッドが設けられているため、プリント基板等への実
装時には、各入出力パッドにハンタボールを形成して、
接続する面実装法を用いれは、バット下にも素子を形成
できる。

本発明は、ゲートアレイ型、あるいは、マクロセル型の
半導体領域に限らず、一般的な半導体装置にも適用でき
ることは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、静電保護素子を半導体チ
ップの外縁部だけでなくチップ内部にも配置することに
より、半導体チップの高集積化に伴う入出力パッド数の
増加及び静電保護素子領域の面積の増加にも対応できる
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の平面図、第２図は本発
明の第２の実施例２の平面図、第３図は従来の実施例の
平面図である。 １１・・・・・・半導体チップ、１２・・・・・・内部
素子領域、１３・・・・・・静電保護素子領域、１４・
・・・・・入出力パッド、１５・・・・・・ゲートアレ
イ領域、１６・・・・・・配線チャネル領域、１７・・
・・・・セルマクロ領域。

Claims (1)

【特許請求の範囲】
1. 半導体チップ内部に形成された所定の回路素子領域と、
   前記半導体チップ外周部に形成された入出力パッドと、
   前記回路素子領域と入出力パッド間に形成された静電保
   護素子領域を有する半導体装置において、前記回路素子
   領域内にも静電保護素子領域が設けられていることを特
   徴とする半導体装置。