KR0129126B1 - 반도체 집적회로 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 제 1의 실시예인 반도체 집적회로 장치의 개략적인 평면도.
제2도는 제 1 도의 I/O셀 형성영역에 형성된 I/O셀의 평면도.
제3도는 A는 제 2 도에 도시한 I/O셀의 레이아우트에 배선을 실행한 경우의 출력 버퍼회로의 평면도.
제3도는 B는 제 3 도 A에 도시한 출력 버퍼회로의 등가회로도.
제4도는 A는 제 2 도에 도시한 I/O셀의 레이아우트에 배선을 실행한 경우의 입력 버퍼회로의 평면도.
제4도는 B는 제 3 도 A에 도시한 입력 버퍼회로의 등가회로도.
제5도는 본 발명의 제 2 의 실시예인 반도체 집적회로 장치의 개략적인 평면도.
제6도는 제 5 도의 I/O셀 형성영역에 형성된 출력 버퍼회로의 개략적인 확대 평면도.
* 도면의 주요부분에 대한 부호의 설명
1a,1b : 반도체 펠릿 2 : 기본셀열
2a : 기본셀 3,13 : I/O셀 형성영역
3a : 제 1 의 셀 형성영역 3b : 제 2 의 셀 형성영역
4 : 본딩패드
본 발명은 반도체 집적회로 장치 기술에 관한 것으로, 특히 마스터슬라이드방식에 의해 제작된 반도체 집적회로 잦이, 예를 들면 게이트 어레이에 적용해서 유효한 기술에 관한 것이다.
마스터슬라이드방식을 사용한 반도체 집적회로 장치는 마스터웨이퍼에 실행하는 배선패턴의 변경에 의해 많은 논리기능, 기억기능을 형성할 수 있다. 마스터웨이퍼는 예를 들면 상보형 MISFFT로 구성되는 기본셀을 열방향으로 여러개 배치해서 기본셀을 구성하고 있다. 반도체 집적회로 장치의 주변부에는 외부단자가 배치되는 방향과 동일 방향으로 각각의 외부단자에 대응하는 입출력 버퍼 회로용 기본셀을 여러개 배치하고 있다.
최근, 게이트 어레이에 있어서는 고기능화가 진행되어 회로소자의 미세화, 고집적화가 더욱 요구되고 있다.
게이트 어레이의 회로소자를 미세화, 고집적화하는 기술에 대해서는 일본국 특허공개공보 소화 63-53948호에 기재되어 있으며 그 개요는 다음과 같다.
즉, 기본셀열이 배선영역을 거쳐서 행방향으로 소정의 간격으로 여러개 배치되어 있는 내부셀 어레이 영역의 바깥 둘레에 배치된 장방형의 입출력 버퍼 회로용 기본셀(이하 I/O셀이라 한다)을 입력 버퍼회로용 기본셀(이하 입력회로셀이라 한다)과 출력 버퍼회로용 기본셀(이하 출력회로셀이라 한다)로 분할하고, 이들을 I/O셀이 배열되는 방향으로 교대로 배치하고, 또 그 바깥둘레에 I/O셀에 대응하도록 외부단자(이하, 본디패드라 한다)를 배치하고 있다.
상기 종래의 기술에서는 I/O셀 형성영역을 입력회로셀 형성영역과 출력회로셀 형성영역의 크기로 규제되어 있던 입력회로셀 형성영역의 크기를 출력회로셀 형성영역에 규제되지 않도록 하고 있다.
그리고, 입력회로셀 형성영역내에서 회로소자가 형성되지 않는 비어있는 영역만큼 또는 회로소자를 미세화한만큼 입력회로셀 형성영역의 크기를 작게 하고 있었다.
상기 종래의 기술에서는 외부장치의 구동능력을 크게 하기 위해 입력 버퍼회로용 MISFFT에 비해 크기를 크게 구성하고 있는 출력 버퍼회로용 MISFET의 치수로 규정되는 일없이 입력회로셀 형성영역을 축소할 수 있다. 그러나 상기 종래의 기술에서 다음의 문제점이 있는 것을 본 발명자는 발견하였다.
종래부터 내부셀 어레이 영역의 기본셀은 스케일링법칙에 따라 미세화할 수 있지만 본딩패드의 크기나 피치는 본딩의 정밀도나 본딩와이어의 굵기 등 제조상의 문제로 그 하한값에 제약이 있으므로 미세화할 수 없다는 문제가 있다.
즉, 각 I/O셀 형성영역의 본딩패드측의 폭은 본딩패드의 제약을 받으므로 그 제약에 의해 결정된 폭보다 좁게 할 수는 없다. 그리고 종래의 기술에서는 내부셀 어레이 영역측의 I/O셀 형성영역의 폭을 본딩패드에 의해 제약을 받는 본딩패드측의 I/O셀 형성영역의 폭과 같게 하고 있다.
이 때문에, 예를 들면 상기 종래기술에 의해 입력회로셀 형성영역의 회로소자를 미세화해서 그 면적을 더욱 작게하려고 해도 본딩패드측의 I/O셀 형성영역의 폭을 본딩패드에 의해 제약을 받는 본딩패드축의 I/O셀 형성영역의 폭과 같게 하고 있다.
이 때문에, 예를 들면 상기 종래기술에 의해 입력회로셀 형성영역의 회로소자를 미세화해서 그 면적을 더욱 작게하려고 해도 본딩패드측의 I/O셀 형성영역의 폭을 본딩패드의 제약에 의해 결정된 폭보다 좁게 할 수 있으므로 I/O셀 형성영역의 면적을 어떤 하한값보다 축소할 수는 없다.
예를 들면, 기본셀내의 회로소자가 미세화되어서 종래보다 작은 내부셀 어레이 영역의 면적내에 종래보다 많은 게이트가 형성되었다고 한다.
내부셀 어레이 영역의 면적이 작게 되면 그 한변도 짧게 되므로, I/O셀 형성영역의 면적이 변하지 않으면 그 바깥둘레에 배치할 수 있는 I/O셀의 수도 적게 된다.
그러나, 게이트수가 증가하면 배치하는 I/O셀도 증가시키지 않으면 안된다. 그래서 I/O셀 형성영역의 면적을 작게 해서 배치하는 I/O셀을 증가시키는 것을 고려할 수 있지만 상기한 이유로 I/O셀 형성영역의 면적을 축소할 수 없다.
따라서 I/O셀을 증가하는 데는 반도체 펠릿의 면적을 크게 하지 않으면 안되어 내부셀 어레이 영역의 면적이 작게 되었음에도 불구하고, 오히려 반도체 펠릿의 면적이 크게 된다는 것이 예상되고, 고밀도 내장의 방해등의 문제가 일어난다.
본 발명의 목적은 상기 문제점에 착안해서 이루어진 것으로 반도체 펠릿의 면적을 크게 하지 않고, 입출력회로셀을 많이 배치할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 반도체 펠릿에 배치된 내부셀 어레이 영역의 바깥둘레에 상기 내부셀 어레이 영역의 중심으로 반도체 펠릿의 바깥둘레 방향에 따라서 여러개의 I/O셀 형성영역을 방사형상으로 배치한 마스터슬라이스 방식의 반도체 집적회로 장치로써, 상기 I/O셀 형성영역을 내부셀 어레이 영역의 중심으로 반도체 펠릿의 바깥둘레방향에 따라서 여러개의 셀 형성영역으로 분할하고, 반도체 펠릿의 바깥둘레측에 상기 셀 형성영역의 면적이 큰 것을, 내부셀 어레이 영역의 중심을 향해서 상기 셀 형성영역의 면적이 작은 것을 배치한 반도체 집적회로 장치 구조로 하는 것이다.
또, 반도체 펠릿에 배치된 내부셀 어레이 영역의 바깥 둘레에 상기 내부셀 어레이 영역의 중심에서 반도체 펠릿의 바깥둘레방향에 따라서 여러개의 I/O셀 형성영역의 방사형상으로 배치한 마스터슬라이스 방식의 반도체 집적회로 장치로써 상기 각 I/O셀 형성영역을 반도체 펠릿의 바깥둘레에서 내부셀 어레이 영역의 중심방향에 따라서 차차 폭이 좁게 되도록 배치한 반도체 집적회로 장치 구조로 하는 것이다.
상기한 수단에 의하면 종래 I/O셀 형성영역이 배치되어 있지 않았던 반도체 펠릿의 4모서리부분에 I/O셀 형성영역 및 본딩패드를 배치할 수 있으므로 반도체 펠릿의 면적을 크게 하지 않고, I/O셀 형성영역 및 본딩패드를 증가할 수가 있다.
또, 기본셀내의 회로소자가 미세화되어 내부셀 어레이 영역의 면적이 축소되어도 그 바깥둘레에 배치되는 I/O셀의 수를 감소시킬 수 없으므로 반도체 집적회로 장치의 고집적화가 가능하게 된다.
제 1 도는 본 발명의 제 1 의 실시예인 반도체 집적회로 장치의 개략적인 평면도, 제 2 도는 그 I/O셀 형성영역에 형성된 I/O셀의 개략적인 확대평면도이다.
본 발명을 적용한 제 1 의 실시예의 반도체 집적회로 장치는 CMSO 게이트어레이로써, 제1도에 도시한 반도체 펠릿(1a)의 중앙부에는 내부셀 어레이 영역 A가 배치되어 있다.
내부셀 어레이 영역 A에는 내부배선영역 B에 의해서 서로 간격을 둔 여러개의 기본셀열(2)가 제 1 도의 Y 방향으로 배치되어 있다.
각 기본셀열(2)는 기본셀(2a)가 제 1 도의 x방향으로 배열해서 구성되어 있다. 각 기본셀(2a)에는 도시하지 않은 각 기본셀마다 동일크기, 동일기능의 N채널 MOS트랜지스터(이하 NMOS라 한다)와 P채널 MOS트랜지스터(이하 PMOS라 한다)가 쌍으로 되어서 여러개 형성되어 있다.
상기 각 기본셀열 사이에 마련된 내부배선영역 B는 하부필드 SiO2막상에 알루미늄배선을 수십개 마련할 수가 있다.
사용자가 바라는 소정의 논리기능을 마련한 논리회로는 기본셀(2a)의 NMOSD와 PMOS의 입출력단자 사이 및 각 기본셀열(2)의 내부에 형성된 논리셀 사이를 도시하지 않은 신호용, 전원용 배선으로 결선해서 구성되어 있다.
내부셀 어레이 영역 A의 바깥둘레에는 외부배선영역 C가 배치되어 있고, 그 바깥둘레에 따라서 소정수의 제 1 의 셀형성영역(3a)가 배열되어 있다. 제 1의 셀 형성영역(3a)의 바깥둘레에는 배선영역 D가 배치되어 있고, 그 바깥둘레에 따라서 제 1 의 셀 형성영역(3a)보다 면적이 큰 제 2 의 셀 형성영역(3b)가 배열되어 있다. 제 2 의 셀 형성영역(3b)는 제 1 의 셀 형성영역(3a)와 동일수가 배치되어 있고, 제 2 의 셀 형성영역(3b)는 제 1 의 셀 형성영역(3a) 각각에 대응하고 있다.
그리고, 본 발명의 제 1 의 실시예에서는 I/O셀 형성영역(3)의 각각이 제 1의 셀 형성영역(3a)의 1개와 그것에 대응하는 제 2 의 셀 형성영역(3b)의 1개로 구성되어 있다.
제 2 의 셀 형성영역(3b)의 바깥둘레에는 각 제 2 의 셀 형성영역(3b)에 대응하도록 본딩패드(4)가 X, Y 양 방향에 따라서 배치되어 있다.
출력 버퍼회로는 전기적 구동능력이 작은 내부회로에서의 전기신호를 입력하고, 장치외부의 큰 전기적 부하를 충분히 구동할 수 있도록 전력을 증폭함과 동시에 외부 서지노이즈로부터 집적회로 장치를 보호한다는 역할을 갖고, 또 출력 버퍼회로용의 회로소자는 출력용 본딩패드에 붙는 용량을 충방전할 힐요가 있으므로, 구동능력이 큰 MOS, 즉 W/L(게이트폭과 게이트길이)이 큰 MOS로 구성된다. 이 때문에 출력회로용의 회로소자는 입력회로용의 회로소자보다 크게 된다. 그래서 제 1 의 셀 형성영역(3a)에는 입력회로용의 회로소자를, 그리고 제 2 의 셀 형성영역(3b)에는 입력회로용의 회로소자보다 큰 출력회로용의 회로소자를 형성하였다.
제 1 의 셀 형성영역(3a)에는 제 2 도에 도시한 바와 같이 프리버퍼회로용의 PMOS영역(5p), 입력회로용의 PMOS(이하 입력용 PMOS라 한다)영역(6p), 프리버퍼회로용의 NMOS영역(5n), 입력회로용의 NMOS(이하 입력용 NMOS라 한다)영역(6n)이 배치되어 있다.
한편, 제 2 의 셀 형성영역(3b)의 내부에 있어서, 제 1 의 셀 형성영역(3a)측에는 출력회로용의 NMOS 영역(이하 출력용 NMOS라 한다)영역(7)이 배치되고, 또 본딩패드(4)측에는 보호저항(9)가 형성된다. 이 보호저항(9)와 출력용의 NMOS영역(7) 사이에는 출력회로용의 PMOS(이하 출력용 PMOS라 한다) 영역(8)이 배치되어 있다.
이와 같은 I/O셀 형성영역(3)의 회로소자가 배선에 의해 결선되어, 예를 들면 입력 버퍼회로, 출력 버퍼회로 또는 쌍방향성 버퍼회로 등의 여러가지 회로기능을 구성하고 있다.
상기 프리버퍼회로용 PMOS 및 NMOS는 I/O셀이 출력 버퍼로써 사용되는 경우에만 결선되고, 내부에서의 신호를 장치외부에 적용하도록 신호의 위상을 맞추는 등을 목적으로 한다.
제 2 도에 도시한 바와 같이 상기 제 1 의 셀 형성영역(3a) 내부의 입력용 PMOS, 입력용 NMOS, 프리버퍼회로용 PMOS 및 프리버퍼회로용 NMOS를 구성하는 게이트전극(5a),(5b),(6a),(6b)는 본딩패드(4)가 배치되는 방향과 동일방향으로 연장하도록 배치되어 있다. 한편, 상기 제 2 의 셀 형성영역(3b)내부에서, 출력용 NMOS 및 출력용 PMOS를 구성하는 게이트전극(7a),(8a)는 본딩패드(4)가 배치되는 방향과 교차하는 방향으로 연장하도록 배치되어 있다. 본딩패드가 배치되는 방향과 동일방향, 즉 내부회로와 본딩패드를 연결하는 직선에 대략 수직방향으로 입력용 MOS 및 프리버퍼용 MOS의 게이트 전극을 연장시키는 것에 의해 내부회로에서의 신호를 집적 출력 버퍼회로 또는 본딩패드에 보내기 위한 신호배선을 상기 제 1 의 셀 형성영역(3a)의 면적을 증가시키지 않고 상기 제 1 의 셀 형성영역(3a) 위를 통하게 할 수 있다. 상기 신호배선과 동일방향으로 입력용 MOS 및 프리버퍼용 MOS의 게이트전극을 연장시킨 경우에는 제 1 의 셀 형성영역(3a)의 면적을 증가시키지 않고 상기 제 1 의 셀 형성영역(3a) 위를 통하게 할 수 있다. 상기 신호배선과 동일방향으로 입력용 MOS 및 프리버퍼용 MOS의 게이트전극을 연장시킨 경우에는 제 1 의 셀 형성영역(3a)에서 상기 신호배선의 공간을 확보하지 않으면 안되어 상기 신호배선 밑에 MOS를 형성할 수 없으므로 제 1 의 셀 형성영역(3a)의 면적을 증대한다.
제 2 도의 영역(10)은 출력용 MOS가 형성되는 제 2 의 셀 형성영역(3b)에 대응하는 제 1 의 셀 형성영역(3a)를 형성하기 위해 확보할 수 있는 공간이 펠릿 바깥둘레의 한변의 중앙부와 끝부분에서 다른 것에 의해 생기는 공간이다. 영역(10)의 폭은 펠릿 바깥둘레의 한변의 중앙부가 가장 넓고, 끝부분을 향해서 좁게 되어 있고 특히 가장 끝부분에서는 영역(10)이 존재하지 않는 경우도 있다. 영역(10)은 확산층 및 A1패턴으로 매입되고, 입력용 MOS가 형성되는 위 전위의 고정, 입력회로의 가드링 등에 사용된다.
제 2 도에 도시한 I/O셀의 회로소자, 즉 MOSFET, 저항, 폴리실리콘 게이트배선은 기본셀(2)와 마찬가지로 기본설계(마스터 설계)에 따라서 형성한다. 이어서, 예를 들면 인실리케이트 글라스막(PSG막)을 충간절연막으로써 전면에 피착한 후 그 충간절연막에 각 접속구멍을 형성한다. 이 접속구멍을 형성한 후의 공정은 바라는 논리 기능을 실현하도록 그들에 적응한 여러가지 변형을 이룬다. 이어서 위면에 1층째의 알루미늄배선(이하 A1-I이라 한다)을 실행한다. A1-I은 기본셀(2)내의 논리회로를 구성하기 위한 배선, I/O셀(3)내의 입출력회로를 구성하기 위한 배선등을 포함하고 있다. 또, 본딩패드(4)의 하부에도 A1-I로 형성된다. 이어서 2층째의 층간절연막을 피착한 후 여기에 각 스루홀을 형성하고, 또 2층째의 알루미늄배선(이하 A1-Ⅱ이라 한다)을 실행한다. A1-Ⅱ는 I/O셀(3)에 대한 전원배선 및 본딩패드(4)의 삼층을 형성하기 위해 상기 A1-I위에 동일패턴으로 형성된 패드층을 포함하고 있다.
A1-I 및 A1-Ⅱ를 제 2 도의 I/O셀의 회로소자에 배선하고, 출력 버퍼회로를 구성한 경우의 평면도를 제 3 도 A에, 그 등가회로도를 제 3 도 B에 도시한다. 도면중 사선으로 표시한 영역은 A1-Ⅰ, A1-Ⅱ를 포함하는 알루미늄배선(11),(12) 및 전원배선을 포함한다.
제 3 도 A에 도시한 바와 같이 내부셀 어레이 영역 A에서의 신호는 배선(11)에 의해 제 1 의 셀 형성 영역(3a)내에 형성되는 프리버퍼회로를 거쳐서 제 2 의 셀 형성영역(3b)내로 전달된다. 제 2 의 셀 형성 영역(3b)내에서는 출력용 NMOS영역(7)의 게이트전극(7a)와 출력용 PMOS 영역(8)의 게이트전극(8a)가 상기 배선(11)에 의해 접속되고, 또 출력용 NMOS 영역(7)의 확산층(7n)과 출력용 PMOS영역(8)의 확산층(8p)가 본딩패드(4)로 신호를 전달하는 배선(12)에 의해 접속되고, 이들에 의해서 CMOS구조의 인버터회로가 구성되어 있다.
도시하지 않았지만 각 본딩패드(4)는 본딩와이어를 거쳐서 반도체 펠릿(1a)를 수납하는 패키지의 리이드단자와 접속되어 있다. 또, 이 리이드단자는 패키지외부의 예를 들면 프린트배선 기판상의 소정의 배선과 접속되도록 되어 있다.
마찬가지로 A1-I 및 A1-Ⅱ를 제 2 도의 I/O셀의 회로소자에 배선하고, 입력 버퍼회로를 구성한 경우의 평면도를 제 4 도 A에, 그 등가회로도를 제 4 도 B에 도시한다. 제 4 도 B에 도시한 바와 같이 입력 버퍼회로는 제 2 의 셀 형성영역(3b)내에 형성되는 입력보호저항(9) 및 다이오드로 되는 입력보호회로와 제 1 의 셀 형성영역(3a)내에 형성되는 2단의 CMOS인버터로 구성되어 있다. 본딩패드(4)에서 입력된 신호는 알루미늄배선(13)에 의해 제 2 의 셀 형성영역(3b)에 전달되고, 상기 입력보호저항을 거쳐서 알루미늄배선(14)에 의해 제 1 의 셀 형성영역(3a)내의 2단의 CMOS인버터회로에 접속되고, 알루미늄배선(15)에 의해 내부셀 어레이 A로 전달된다. 제 3 도 A 및 제 4 도 A에 도시되어 있는 전원배선(Vcc, GND)는 2층째의 알루미늄배선 A1-Ⅱ로 구성되고, 도면 중의 그 이외의 배선 및 영역(10)은 1층째의 알루미늄배선 A1-I로 구성되어 있다. 도시하지 않았지만 영역(8)내에는 A1-Ⅰ아래에 확산층이 존재한다.
제 1 도 내지 제 4 도 B에 도시한 바와 같이 I/O셀 영역(3)을 제 1 의 셀 형성영역(3a) 및 제 2 의 셀 형성영역(3b)로 분할하여, 제 1 의 셀 형성영역(3a)내의 입력회로용의 회로소자를 형성하고, 제 2 의 셀 형성영역(3b)내에 입력회로용의 회로소자보다 큰 출력회로용의 회로소자를 형성하는 것에 의해 제 1 의 셀 형성영역(3a)의 내부셀 어레이 영역 A측의 폭은 본딩패드(4)의 제약을 받지 않으므로 제 1 의 셀 형성영역(3a)의 면적을 작게 할 수 있다. 면적을 작게한 만큼 외부 배선영역 C의 바깥둘레에 배치할 수 있는 제1의 셀 형성영역(3a)의 수를 증가할 수 있다. 이 증가된 제 1 의 셀 형성영역(3a)의 수에 대응하는 제 2 의 셀 형성영역(3b)를 반도체 펠릿(1a)의 4모서리부분에 형성된다. 제 2 의 셀 형성영역(3b)의 본딩패드측의 폭은 본딩패드(4)의 제약상 그것에 의해서 결정되는 하한값보다 작게 할 수 없지만 배선영역 D의 바깥둘레 길이가 외부배선영역 C의 바깥둘레의 길이보다 길기 때문에 제 1 의 셀 형성영역(3a)에 대응한 수인 제 2 의 셀 형성영역(3b)를 배치할 수 있다.
이와 같이 본 실시예에 의하면 다음의 효과가 얻어진다.
(1) 본 발명을 적용한 CMOS게이트 어레이는 종래의 어레이에 있어서 I/O셀 형성영역이 배치되어 있지 않았던 반도체 펠릿(1a)의 4모서리부분에 I/O셀 형성영역(3) 및 본딩패드(4)를 배치할 수 있으므로 반도체 펠릿(1a)의 면적을 크게 하지 않고, I/O셀 형성영역(3) 및 본딩패드(4)를 많이 배치할 수가 있다.
(2) 상기(1)에 의해 본 실시예의 CMOS 게이트 어레이는 게이트수의 증가에 대응해서 I/O셀 형성영역(3)을 증가할 수 있는, 즉 다핀화에 대응할 수 있으므로 복잡한 시스템에 대응할 수가 있다.
(3) 제 1 의 셀 형성영역(3a)와 제 2 의 셀 형성영역(3b)는 배선영역 D에 분리되어 있는, 즉 제 1 의 셀 형성영역(3a)의 입력용 PMOS영역(5)의 입력용 NMOS영역(6)은 제 2의 셀 형성영역(3b)의 출력용 NMOS영역(7)과 출력용 PMOS영역(8)에서 분리되어 있으므로 래치업이나 노이즈등에 강하게 된다.
(4) 상기(3)에 의해 제 1 의 셀 형성영역(3a)의 입력용 PMOS영역(5)와 입력용 NMOS영역(6)을 더욱 미세화할 수 있으므로 회로소자를 더욱 고밀도로 배치할 수 있다.
(5) 반도체 펠릿에 배치되는 I/O셀 형성영역이 종래의 게이트 어레이와 동일수이면 반도체 펠릿(1a)의 면적을 보다 작게 할 수 있으므로 윈가의 저감이 가능하게 된다.
제 5 도는 본 발명의 제 2 의 실시예인 반도체 집적회로 장치의 개략적인 평면도, 제 6 도는 그 I/O셀 형성영역에 형성된 출력 버퍼회로의 개략적인 확대평면도이다.
제 5 도에 도시한 바와 같이 I/O셀 형성영역(13)이 반도체 펠릿(1b)의 바깥둘레에서 어레이 영역 A의 중심방향에 따라서 차차 그 폭이 좁게 되도록 외부배선영역 C의 바깥둘레에 따라 빈틈없이 여러개 배치되어 있다.
즉, 각 I/O셀 형성영역(13)의 본딩패드(4)측의 폭은 본딩패드(4)의 제약에 따라 변하고 있지 않지만 각 I/O셀 형성영역(13)의 내부셀 어레이 영역 A측의 폭은 본딩패드(4)에 규제되지 않으므로 상기 I/O셀 형성영역(13)의 본딩패드(4)측의 폭보다 좁게 하고 있다.
각 I/O셀 형성영역(13)의 내부에 있어서, 내부셀 어레이 영역 A측에는 제 6 도에 도시한 바와 같이 입력용 PMOS영역(5)와 입력용 NMOS영역(6)이 I/O셀 형성영역(13)의 형상에 따라 배치되어 있다.
또, I/O셀 형성영역(13)의 패드(4)측에는 보호저항(8), 출력용 NMOS영역(7) 및 출력용 PMOS영역(9)가 배치되어 있다. 출력용 NMOS영역(7)과 출력용 PMOS영역(9)는 I/O셀 형성영역(13)의 형상에 따라 배치되어 있음과 동시에 출력용 NMOS영역(7)과 출력용 PMOS영역(9)에서의 게이트전극(7a),(7a1) 및 게이트전극(9a),(9a1), 그리고 N+확산층(7n) 내지 (7n2) 및 P+확산층(9p) 내지 (9p2)도 I/O셀 형성영역(13)의 형상에 따르도록 형성되어 있다.
이와 같은 I/O셀 형성영역(13)의 회로소자가 배선에 의해 결선되고, 예를 들면 입력 버퍼회로, 출력 버퍼회로 또는 쌍방향성 버퍼회로를 구성하고 있다.
제 6 도는 출력 버퍼회로(10a)가 구성되어 있는 경우를 도시하고 있다. 배선의 접속방법은 출력용 NMOS영역(7)의 게이트전극(7a)와 출력용 PMOS영역(9)의 게이트전극(9a)가 내부셀 어레이 영역 A에서의 신호를 전달하는 배선(11)에 의해 접속되고, 또 출력용 NMOS영역(7)의 N+확산층(7n)과 출력용 PMOS영역(9)의 P+확산층(9p)가 패드(4)에 신호를 전달하는 배선(12)에 의해 접속되어 있다. 배선(12)는 I/O셀 형성영역(13)의 형상에 따라서 경사배선으로 되어 있다.
본 발명의 제 2 의 실시예에서는 I/O셀 형성영역(13)의 형상이 반도체 펠릿(1b)의 바깥둘레에서 내부셀 어레이 영역의 중심방향에 따라 차차 그 폭이 좁게 되어 있으므로 종래의 게이트 어레이에서는 I/O셀 형성영역(13)이 배치되어 있지 않았던 반도체 펠릿의 4모서리를 충분히 활용할 수가 있다. 이 때문에 반도체 펠릿(1b)의 면적을 크게 하지 않고, I/O셀 형성영역(13) 및 본딩패드(4)를 증가할 수 있다.
이것 이외는 상기 제 1 의 실시예의 (3),(4)의 효과를 제외하고 제 1 의 실시예와 같은 효과가 얻어진다.
본 출원에서 개시된 발명중 대표적인 것에 의해 얻을수 있는 효과를 간단히 설명하면 다음과 같다.
즉, 반도체 펠릿의 일부에 배치된 내부셀 어레이 영역의 바깥둘레에 상기 내부셀 어레이 영역의 중심에서 반도체 펠릿의 바깥둘레방향에 따라 여러개의 I/O셀 형성영역을 방사형상으로 배치한 마스터슬라이스 방식의 반도체 집적회로 장치로써, 상기 각 I/O셀 형성영영을 내부셀 어레이 영역의 중심에서 반도체 펠릿의 바깥둘레방향에 따라 여러개의 셀 형성영역으로 분할함과 동시에 상기 셀 형성영역의 면적이 큰 것을 반도체 펠릿의 바깥둘레측에, 내부셀 어레이 영역의 중심을 향해서 상기 셀 형성영역이 작은 것을 배치한 것에 의해 반도체 펠릿의 4모서리에 I/O셀 형성영역 및 본딩패드를 배치할 수 있으므로, 반도체 펠릿의 면적을 크게 하지 않고, I/O셀 형성영역을 많이 배치할 수가 있다.
또, 반도체 펠릿의 일부에 배치된 내부셀 어레이 영역의 바깥둘레에 상기 내부셀 어레이 영역의 중심에서 반도체 펠릿의 바깥둘레방향에 따라 여러개의 I/O셀 형성영역을 방사형상으로 배치한 마스터슬라이스방식의 반도체 집적회로 장치로써 상기 각 I/O셀 형성영역을 반도체 펠릿의 바깥둘레에서 내부셀 어레이 영역의 중심방향에 따라 차차 폭이 좁게 되도록 배치한 것에 의해 반도체 펠릿의 4 모서리 부분을 I/O셀 형성영역 및 본딩패드를 배치하는 부분으로써 충분히 활용할 수 있게 되므로 반도체 펠릿의 면적을 크게 하지 않고 I/O셀 형성영역을 많이 배치할 수가 있다.
또한, 입력회로용의 회로소자를 반도체 펠릿의 내부셀 어레이측에, 그리고 출력회로용의 회로소자를 반도체 펠릿의 바깥둘레부측에 배치하는 것에 의해 I/O셀 형성영역을 작게 할 수 있으므로 I/O셀의 수를 증가할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 입력회로용의 MOS트랜지스터, 출력용의 MOS트랜지스터등의 회로소자의 배치방법, 배선의 접속방법은 상기 제 1 및 제 2 의 실시예에 한정되는 것은 아니다.
또, 상기 제 1 의 실시예에서는 셀 형성영역으로써 제 1 의 셀 형성영역, 제 2 의 셀 형성영영과 같이 2 개의 셀 형성영역을 배치하였지만 이것에 한정되는 것은 아니고, 예를 들면 제 3 의 셀 형성영역, 제 4 의 셀 형성영역을 또 배치해도 된다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 게이트 어레이에 적용한 경우에 대해서 설명했지만 이것에 한정되는 것은 아니고, 예를 들면 표준셀, 복합 게이트 어레이, 입출력 회로 셀 형성영역에 바이폴라형 트랜지스터와 MOS형 트랜지스터를 혼합한 Bi-CMOS회로를 마련한 다른 반도체 집적회로 장치에 적용할 수도 있다.
Claims (11)
- 주면을 갖는 반도체 펠릿, 여러개의 기본 셀로 구성되는 내부 셀 어레이, 상기 반도체 펠릿에 형성된 입출력 버퍼회로용 기본셀, 상기 입출력 버퍼회로용 기본셀의 각각에 대응하는 외부단자를 갖는 반도체 집적회로장치로서, 상기 주면의 중앙부에 사각형 형상의 내부 셀 어레이 영역이 형성되고, 상기 입출력 버퍼회로용 기본셀은 상기 내부 셀 어레이 영역의 바깥둘레를 따라서 배치되고, 상기 입출력 버퍼회로용 기본셀은 상기 내부 셀 어레이 영역과 상기 외부단자 사이에 배치되고, 상기 입출력 버퍼회로용 기본셀의 각각은 입력회로를 구성하기 위한 입력회로용 MISFET 및 출력회로를 구성하기 위한 출력회로용 MISFET를 갖고, 상기 입력 회로용 MISFET는 상기 주면의 제 1 의 셀 형성영역상에 형성되고, 상기 출력 회로용 MISFET는 상기 주면의 제 2 의 셀 형성영역상에 형성되고, 상기 제 1 의 셀 형성영역은 상기 내부 셀 어레이 영역과 상기 제 2 의 셀 형성영역 사이에 배치되고, 상기 사각형 형상의 한변과 평행한 방향에 배치된 상기 입출력 버퍼회로용 기본셀에 있어서, 상기 한변과 평행한 방향에 있어서의 상기 제 1 의 셀 형성영역의 전체폭은 상기 한 변과 평행한 방향에 있어서의 상기 제 2 의 셀 형성영역의 전체폭보다 작게 구성되어 있는 것을 특징으로 하는 반도체 직접회로 장치.
- 제 1 항에 있어서, 상기 반도체 집적회로 장치는 게이트 어레이 방식을 채용하고, 상기 입력 회로용 MISFET는 p채널 MISFET와 n채널 MISFET를 갖고, 상기 출력 회로용 MISFET는 p채널 MISFET와 n채널 MISFET를 갖는 반도체 직접회로장치.
- 제 1 항에 있어서, 상기 제 1 의 셀 형성영역과 상기 제 2 의 셀 형성영역 사이에 제1 배선영역을 갖는 반도체 집적회로 장치.
- 제 2 항에 있어서, 상기 제 1 의 셀 형성영역과 상기 제 2 의 셀 형성영역 사이에 제1 배선영역을 갖고, 상기 제 1 의 셀 형성영역과 상기 제 2 의 셀 형성영역은 상기 제1 배선영역에 의해 분리되어 있는 반도체 집적회로 장치.
- 제 3 항에 있어서, 상기 내부 셀 어레이 영역과 상기 제 1 의 셀 형성영역 사이에 제 2 의 배선영역을 반도체 직접회로 장치.
- 제 1 항에 있어서, 상기 한 변과 평행한 방향에 있어서 끝부에 위치하는 상기 제 1의 셀 형성영역의 상기 한변과 평행한 방향의 폭은 중앙부에 위치하는 상기 제 1 의 셀 형성영역의 상기 한변과 평행한 방향의 폭보다 작은 반도체 직접회로 장치.
- 제 1 항에 있어서, 상기 한변과 평행한 방향에 있어서 끝부에 위치하는 상기 제 1 의 셀 형성영역의 상기 주변의 끝부 사이의 거리는 끝부에 위치하는 상기 제 2 의 셀 형성영역과 상기 주면의 끝부 사이의 거리보다 큰 반도체 직접회로 장치.
- 주면을 갖는 반도체 펠릿, 여러개의 기본셀로 구성되는 내부 셀 어레이, 상기 반도체 펠릿상에 형성된 입출력 버퍼 회로용 기본셀, 상기 각각의 입출력 버퍼 회로용 기본 셀에 대응하는 외부단자를 갖는 반도체 집적회로 장치로서, 상기 주면의 중앙부에 사각형 형상의 내부 셀 어레이 영역이 형성되고, 상기 내부 셀 어레이는 상기 내부 셀 어레이 영역 상에 형성되고, 상기 입출력 버퍼 회로용 기본셀은 상기 내부 셀 어레이 영역과 상기 외부 단자 사이에 배치되고 상기 입출력 버퍼 회로용 기본셀의 각각은 입력회로를 구성하기 위한 입력 회로용 MISFET 및 출력회로를 구성하기 위한 출력 회로용 MISFET를 갖고, 상기 입력 회로용 MISFET는 상기 주면의 제 1 의 셀 형성영역상에 형성되고, 상기 출력 회로용 MISFET는 상기 주면의 제 2 의 셀 형성영역상에 형성되고, 상기 제 1 의 셀 형성영역은 상기 내부 셀 어레이 영역과 상기 제 2 의 셀 형성영역 사이에 배치되고, 상기 사각형 형상의 한변과 평행한 방향에 배치된 상기 입출력 버퍼 회로용 기본셀에 있어서 상기 한변과 평행한 방향에 반향에 있어서의 상기 제 1 의 셀 형성영역의 폭은 상기 한변과 평행한 방향에 있어서의 상기 제 2 의 셀 형성영역의 폭 이하로 구성되고, 상기 한변과 평행한 방향에 있어서 끝부에 위치하는 상기 제 1 의 셀 형성영역의 상기 한변과 평행한 방향의 폭은 중앙부에 위치하는 상기 제 1 의 셀 형성영역의 상기 한변과 평행한 방향의 폭보다 작은 것을 특징으로 하는 반도체 집적회로 장치.
- 제 8 항에 있어서, 상기 반도체 집적회로 장치는 게이트 어레이 방식을 채용하고, 상기 입력 회로용 MISFET는 p채널 MISFET와 n채널 MISFET를 갖고, 상기 출력 회로용 MISFET는 p채널 MISFET와 n채널 MISFET를 갖고, 상기 한변과 평행한 방향에 있어서 상기 한변과 평행한 방향에 있어서의 상기 제 1 의 셀 형성영역의 전체폭은 상기 한변과 평행한 방향에 있어서의 상기 제 2 의 셀 형성영역의 전체폭보다 작게 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 9 항에 있어서, 상기 제 1 의 셀 형성영역과 상기 제 2 의 셀 형성영역 사이에 제1 배선영역을 갖고, 상기 제 1 의 셀 형성영역과 상기 제 2 의 셀 형성영역은 상기 제 1 배선영역에 의해 분리되어 있는 반도체 집적회로 장치.
- 제 8 항에 있어서, 상기 한변과 평행한 방향에 있어서의 끝부에 위치하는 상기 제 1 의 셀 형성영역과 상기 주면의 끝부 사이의 거리는 끝부에 위치하는 상기 제 2 의 셀 형성영역과 상기 주면의 끝부 사이의 거리보다 큰 반도체 집적회로 장치.
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