WO2006011292A1 - 半導体装置 - Google Patents

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WO2006011292A1
WO2006011292A1 PCT/JP2005/009858 JP2005009858W WO2006011292A1 WO 2006011292 A1 WO2006011292 A1 WO 2006011292A1 JP 2005009858 W JP2005009858 W JP 2005009858W WO 2006011292 A1 WO2006011292 A1 WO 2006011292A1
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semiconductor substrate
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electrode pads
wlbi
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PCT/JP2005/009858
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Hiroaki Segawa
Masanori Hirofuji
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device having an integrated circuit, and particularly to a layout of electrode pads of an integrated circuit of a semiconductor device.
  • the core region which is a region other than the I / O (In / Out) region.
  • the chip size of the semiconductor device cannot be reduced to fit the reduced core area. The reason is that
  • the chip size is determined by the electrode pads arranged in the ⁇ region.
  • WLBI wafer level burn-in
  • FIG. 11 is a schematic layout diagram of a corner portion of a conventional semiconductor device.
  • an IZO region 51 and a core region 52 are provided on a semiconductor substrate 50 at a corner portion.
  • the cell region 51 includes a plurality of cells having electrode pads 53 for cells in the integrated circuit. 54 and the like are arranged, and an integrated circuit and other circuits are arranged in the core region 52.
  • the IZO region 51 is provided along the periphery of the semiconductor substrate 50, and a corner cell 57 is disposed at a corner portion of the semiconductor substrate 50.
  • the core region 52 is provided in the central part of the semiconductor substrate 50.
  • the electrode pads 53 are pads for wire bonding with the outside, and the electrode pads 53 are arranged with an interval 55, and the interval 55 is a value that satisfies the above-described assembly restrictions. Set and speak.
  • a gap 55a is provided between adjacent electrode pads, for example, 53a and 53b. It is necessary to install it. As a result, the wires connected to the electrode pads can be prevented from contacting each other at the time of sealing the resin, and the yield can be prevented from decreasing.
  • the chip size is determined by the distance 55 between the electrode pads 53 determined by this assembly constraint, and even if a fine process is used, it is difficult to reduce the chip size. End up.
  • FIG. 12 is a schematic layout diagram of the edge portion of another conventional semiconductor device.
  • FIG. 12 the same reference numerals as those in FIG. 11 denote the same or corresponding parts, and two IBI cells for WLBI 80 having WLBI electrode pads 81 in the IZO region 51 at the edge of the semiconductor substrate 50 They are arranged at intervals of 88. This interval 88 is set to a value that satisfies the WLBI constraints described above.
  • WLBI is an accelerated test performed to exclude an initial defective product before a semiconductor chip assembly process, that is, a process such as wire bonding or grease sealing. By conducting this accelerated test, the effect of reducing assembly costs can be obtained.
  • WLBI holds a plurality of semiconductor devices formed on a wafer in a wafer state at a high temperature to humidify them, and further supplies signals such as power supply voltage and clock signal to each chip of the semiconductor device. Hold in the applied state and deteriorate. Therefore, it is necessary to create a probe card for signal application to apply the above signals during WLBI. Make the probe card without any defects and make contact with each chip on the wafer correctly.
  • the WLBI pad 81 is larger than the standard size electrode pad to be wire bonded.
  • Patent Document 1 Japanese Patent Laid-Open No. 3-99445
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing the chip size by considering the arrangement of electrode pads. To do.
  • a semiconductor device is a semiconductor device having an integrated circuit on a semiconductor substrate, and a plurality of wire connection electrode pad forces are spaced apart from each other along a periphery near a corner of the semiconductor substrate.
  • An integrated circuit component that is not wire-connected is arranged between each of the plurality of wire-connecting electrode pads.
  • an electrode pad that is selectively wire-connected to the wire connection electrode pad is disposed in proximity to one of the plurality of wire connection electrode pads. is there.
  • the semiconductor device is a semiconductor device having an integrated circuit on a semiconductor substrate, and a plurality of acceleration test electrode pads are spaced apart from each other at a predetermined interval along the periphery of the semiconductor substrate.
  • An integrated circuit component is arranged between each of the plurality of acceleration test electrode pads.
  • the plurality of acceleration test electrode pads are disposed between the plurality of acceleration test electrode pads.
  • the integrated circuit component placed is an electrode pad for wire connection.
  • a semiconductor device is a semiconductor device having an integrated circuit on a semiconductor substrate, and is an integrated circuit designed to be supplied with different power or signals along the periphery of the semiconductor substrate.
  • One electrode electrode pad for acceleration test is arranged so as to be connected to a plurality of circuits in the circuit, and one wire connecting electrode pad connected to the plurality of circuits is arranged along the periphery of the semiconductor substrate. It is arranged so as to be close to one acceleration test electrode pad.
  • a test start signal generation circuit for generating a test start signal for instructing start of an acceleration test for the plurality of circuits, and a delay circuit for delaying the generated test start signal Among the plurality of circuits, a first circuit to which a test start signal from the test start signal generation circuit is input and a test start signal that is delayed by the delay circuit are input. Two circuits are provided, and the first circuit and the second circuit have different time zones during the acceleration test.
  • a semiconductor device is a semiconductor device having an integrated circuit on a semiconductor substrate, and includes a plurality of wires along the periphery of the semiconductor substrate at positions away from the corner portion of the semiconductor substrate.
  • the connection electrode pads are arranged close to each other, and a plurality of acceleration test electrode pads are arranged at predetermined intervals along the periphery of the vicinity of the corner of the semiconductor substrate.
  • a plurality of wire connection electrode pad forces are arranged at predetermined intervals along the periphery of the corner of the semiconductor substrate, and each of the plurality of wire connection electrode pads is interposed between each of the plurality of wire connection electrode pads. Since the non-wired integrated circuit components are arranged, the width of the non-wired integrated circuit components without causing inconvenience to the wire connection of the electrode pads while maintaining the distance between adjacent electrode pads. As a result, the length of one side of the semiconductor substrate can be shortened to reduce the chip size.
  • an electrode pad that is selectively wire-connected to the wire connection electrode node is disposed in the vicinity of one of the plurality of wire connection electrode pads. Can be selected, and between adjacent electrode pads There is an effect that the length of one side of the semiconductor substrate can be shortened by the width of the gap, and the chip size of the semiconductor device can be reduced.
  • a plurality of acceleration test electrode pads are arranged at predetermined intervals along the periphery of the semiconductor substrate, and an integrated circuit configuration is provided between each of the plurality of acceleration test electrode pads. Since the elements are arranged, the chip size is reduced by shortening the length of one side of the semiconductor substrate by the width of the component of the integrated circuit while maintaining the distance between the adjacent acceleration test electrode pads. There is an effect that can be reduced.
  • the integrated circuit constituent element disposed between each of the plurality of acceleration test electrode pads is a wire connection electrode pad, the interval between the adjacent acceleration test electrode pads is maintained.
  • the chip size can be reduced by reducing the length of one side of the semiconductor substrate by the width of the electrode pad for wire connection without causing inconvenience in the wire connection of the electrode pad.
  • one acceleration test is performed so as to be connected to a plurality of circuits in an integrated circuit designed to be supplied with different power supplies or signals along the periphery of the semiconductor substrate.
  • the electrode pads are arranged and arranged so as to be close to the one electrode pad for acceleration test, which is connected to the plurality of circuits along the periphery of the semiconductor substrate.
  • a test start signal generation circuit that generates a test start signal that instructs the start of an acceleration test for the plurality of circuits, and a delay circuit that delays the generated test start signal, Among the plurality of circuits, a first circuit to which a test start signal from the test start signal generation circuit is input, and a second circuit to which a test start signal delayed by the delay circuit is input, The first circuit and the second circuit are provided in different operating time zones during the acceleration test, so the amount of current flowing through the acceleration test electrode pad during the acceleration test is determined by the allowable current of the pad. By satisfying the requirements, the semiconductor device can be prevented from being damaged, such as power supply wiring, and the operation reliability can be improved.
  • the plurality of wire connection electrode pads are arranged close to each other at a position away from the corner portion of the semiconductor substrate along the periphery of the semiconductor substrate.
  • a plurality of acceleration test electrode pads are arranged at predetermined intervals along the periphery of the corner of the body substrate, so that the assembly constraints and the WLBI constraints can be satisfied simultaneously.
  • the length of one side of the semiconductor substrate can be shortened by the width of the interval between the adjacent electrode pads, and the chip size can be reduced.
  • FIG. 1 is a schematic layout diagram of a corner portion of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a schematic diagram showing an example of an IZO cell of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing another example of a cell of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a power source separation cell of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 5 is a schematic layout diagram of a corner portion of a semiconductor device according to Embodiment 2 of the present invention.
  • FIG. 6 is a schematic layout diagram of the edge portion of the semiconductor device for illustrating the semiconductor device according to the third embodiment of the present invention.
  • FIG. 7 is a schematic layout diagram of the edge portion of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 8 is a schematic layout diagram of the edge portion of the semiconductor device for explaining the semiconductor device according to the fifth embodiment of the present invention, and (b) is an embodiment of the present invention.
  • FIG. 10 is a schematic layout diagram of a peripheral portion of a semiconductor device for explaining the semiconductor device according to Embodiment 5;
  • FIG. 9 is a schematic layout diagram of the edge portion of the semiconductor device according to the sixth embodiment of the present invention, and (b) is a semiconductor according to the sixth embodiment of the present invention.
  • FIG. 7C is a diagram for explaining the operation of the device
  • FIG. 8C is a diagram for explaining the operation of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 10 is a diagram illustrating corners and edge portions of a semiconductor device according to Embodiment 7 of the present invention. It is a layout schematic diagram.
  • FIG. 11 is a schematic layout diagram of a corner portion of a conventional semiconductor device.
  • FIG. 12 is a schematic layout diagram of the edge portion of another conventional semiconductor device.
  • FIG. 1 is a schematic layout diagram of a corner portion of the semiconductor device according to the first embodiment of the present invention.
  • a plurality of IZO cells 14 having electrode pads 13 and a power source separation cell 16 are arranged in an IZO region 11 on a semiconductor substrate 10, and a core region 12 has an I / O region 11 in the I / O region 11. Configuration of integrated circuits other than the ⁇ cell 14 and the power supply separation cell 16 Element is arranged.
  • the IZO region 11 is a region along the periphery of the semiconductor substrate 10 in which circuit elements of an integrated circuit mainly related to input / output are arranged, and includes a plurality of electrode pads 13 and a plurality of power source separation cells. 16 and are arranged. In addition, corner cells 17 are arranged at corner portions of the semiconductor substrate 10.
  • the electrode pad 13 is a pad for connecting to the outside by wire bonding, and is disposed along the periphery of the semiconductor substrate 10. In the vicinity of the corner of the semiconductor substrate 10, the electrode pads 13 are arranged with an interval 15 between them, and this interval 15 is wire-bonded to the electrode pad 13 when sealing the grease after wire bonding. It is set to a value that can prevent the wires from touching each other, that is, to contact each other, that is, a value that satisfies the assembly restrictions.
  • Each of the plurality of power source separation cells 16 is arranged between the electrode pads 13 and arranged so as to be in contact with the cell 14 having the electrode pads 13.
  • the width of the electrode pad 13, that is, the length in the direction along the side of the semiconductor substrate 10 is set to about 90% of the width of the IZO cell 14. This width is set according to the design needs.
  • the core region 12 is a region in which components of the integrated circuit other than the IZO cell 14 and the power supply separation cell 16 disposed in the IZO region 11 are disposed, and is provided in the central portion of the semiconductor substrate 10.
  • FIG. 2 is a diagram showing an example of the configuration of an I / O cell including an electrode pad to be wire-bonded in the semiconductor device according to the first embodiment of the present invention.
  • the IZO cell 20 includes an electrode pad 21 to be wire-bonded, an input / output wiring 23 connected to the electrode pad 21, a buffer 22a inserted in the input / output wiring 2, and a buffer 22b. It has.
  • the buffer 22a performs noise removal and level shift on the signal output to the electrode pad 21, and the noffer 22b is input from the electrode pad 21. Noise removal and level shift are performed on the generated signal.
  • the IZO cell 20 is used for digital signal input / output. For example, in the semiconductor device shown in FIG. 1, when this IZO cell 20 is used as the IZO cell 14, the electrode pad 21 corresponds to the electrode pad 13.
  • FIG. 3 is a diagram showing another example of the configuration of the IZO cell including the electrode pad to be wire-bonded in the semiconductor device according to Embodiment 1 of the present invention.
  • the IZO cell 30 includes an electrode pad 31 to be wire-bonded and a wiring 32 connected to the electrode pad 31.
  • the soot cell 30 is used for power input / output.
  • the electrode pad 31 corresponds to the electrode pad 13.
  • FIG. 4 is a diagram showing a configuration of the power source separation cell of the semiconductor device according to the first embodiment of the present invention.
  • the power source separation cell 16 has an ESD protection circuit 40 having an ESD (electrostatic discharge) protection transistor, an input wiring 41a to the ESD protection circuit 40, and an output wiring 41b.
  • the ESD protection circuit 40 includes a transistor for electrostatic breakdown protection disposed between the power supply and ground of the integrated circuit, and does not generate a signal and potential exchange with the outside of the semiconductor device. Therefore, the power source separation cell 16 does not require an IZO pad and does not require wire bonding.
  • a circuit that does not require wire bonding, such as the power source separation cell 16 is often arranged in the ridge region 11.
  • a region sandwiched between the cells 14 in the vicinity of one corner of the semiconductor substrate 10 that was originally an unused region is effectively used to make a corner of the semiconductor substrate 10.
  • the power source separation cell 16 arranged in the region on the ridge region 11 other than the vicinity is arranged between the IZO cells 14 in the vicinity of the corner of the semiconductor substrate 10. This As a result, the number of power source separation cells 16 arranged in the region on the IZO region 11 other than the vicinity of the corner of the semiconductor substrate 10 can be reduced, and the integration degree of the components of the integrated circuit in the region 11 can be increased. .
  • the length of one side of the semiconductor substrate 10 can be reduced by the width of the power supply separation cell 16 arranged between the cells 14.
  • the power separation cell 16 may be disposed close to the electrode pad 13 that requires wire bonding. There is no problem of contact between the wire 16 and the electrode pad 13 when the resin is sealed.
  • a plurality of electrode pads 13 for wire connection are spaced from each other at a distance 15 along the periphery near the corner of the semiconductor substrate 10 with a distance 15 from each other.
  • the power supply isolation cell 16 is arranged between the electrode pads 13 for connecting the wires, and is not bonded between the plurality of electrode pads 13 for connecting the wires.
  • the IZO cell 20 or the IZO cell 30 shown in Fig. 2 or Fig. 3 is used as an example of a cell provided with an electrode pad for wire connection.
  • a cell having any configuration may be arranged as in the first embodiment. Has the effect of.
  • the force that uses the power supply isolation cell 16 shown in FIG. 4 as the power supply isolation cell is described in the present invention. As long as the cell does not have an electrode pad, the same effect as in the first embodiment can be obtained, in which a power supply separation cell having any configuration may be arranged.
  • the force explaining the arrangement of the power source separation cell 16 between the electrode pads 13 any cell that does not include an electrode pad for wire connection may be used.
  • the same effects as those of the first embodiment can be obtained in which any cell of the semiconductor device may be arranged.
  • FIG. 5 is a schematic layout diagram of the corner portion of the semiconductor device according to the second embodiment of the present invention.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • one of the I / O cells 14 including the electrode pads 13 in a part of the corner of the semiconductor device according to the first embodiment is connected to each other. It is replaced with the selectively used IZO cell 14a and IZO cell 14b arranged side by side so as to contact each other.
  • two IZO cells 14a and IZO cells 14b having different current supply capacities are provided, and these are selectively connected by wires.
  • a semiconductor device it is possible to evaluate which IZO cell is appropriate for use.
  • the cell 14a and the IZO cell 14b that are selectively used are not simultaneously wire-connected, and there is no problem such as wire touch after wire connection between them.
  • Two cells can be placed in contact with each other. That is, electrode pads that are selectively used can be arranged adjacent to each other. This eliminates the need to provide an interval between the IZO cell 14a and the IZO cell 14b.
  • the electrode pads that are selectively wire-connected are arranged adjacent to each other, thereby assembling the semiconductor device.
  • the distance between these electrode pads can be narrowed, and the chip size of the semiconductor device can be reduced.
  • FIG. 6 is a schematic layout diagram of the edge portion of the semiconductor device according to the third embodiment of the present invention.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and the semiconductor substrate
  • Two IBI ZO cells 70 for WLBI with electrode pads 71 for WLBI are arranged at intervals 77 in the IZO region 11 at the edge of the plate 50, and are sandwiched between the IZO cells 70 for WLBI.
  • a power source separation cell 76 similar to that in the first embodiment is arranged.
  • the two WLBI pads 71 need to be arranged at a predetermined interval, and the interval 77 is set to a value that satisfies the constraints of the WLBI pad 71.
  • the power supply separation cell 76 is connected between the WBI cells 70 for WLBI.
  • the number of power supply separation cells 16 placed in a region other than between the IZO cells for WLBI 70 on the IZO region 11 can be reduced, and the components of the integrated circuit in the region 11 can be reduced.
  • the width of one side of the semiconductor substrate 10 can be shortened by the width of the power separation cell 76 arranged between the WLBI cells 70 for WLBI.
  • a plurality of wire connecting electrode pads 71 are arranged at intervals 77 along the periphery of the semiconductor substrate 10.
  • the power supply isolation cell 76 that is not connected to the wire is disposed, it is possible to increase the degree of integration of the ridge region around the semiconductor substrate 10, shorten the length of one side of the semiconductor substrate 10, and reduce the chip size. .
  • Embodiment 3 the force described with two WLBI pads 71 is provided.
  • three or more WLBI pads are arranged and each of them is arranged.
  • the same effect as that of the third embodiment can be obtained by arranging a power supply separation cell between them.
  • FIG. 7 is a schematic layout diagram of the edge portion of the semiconductor device according to the fourth embodiment of the present invention.
  • This semiconductor device includes two WLBI pads 7 in the semiconductor device shown in the third embodiment.
  • the cell placed between 1 is an IZO cell 90 having electrode pads 91 to be wire bonded.
  • the WLBI pad 71 of the fourth embodiment is in contact with the electrode during the acceleration test, and is not contacted with the electrode and not wire-bonded during assembly.
  • the electrode pad 91 Since the electrode pad 91 is not wire-bonded in the wafer state, even when the electrode pad 91 is arranged close to the WLBI pad 71, it does not become an obstacle to the WLBI. Since bonding is not performed, problems such as wire touch to the wire bonded to the electrode pad 91 do not occur. For this reason, if the electrode pad 91 that needs to be wire-bonded is placed between the IZO cells 70 for WLBI and is placed in the region on the IZO region 11 other than between the IZO cells 70 for WLBI, The degree of integration of the integrated circuit components in the / O region 11 can be increased, and the same effect as in the third embodiment can be obtained.
  • the cell inserted between the WLBI pads is an IZO cell including a power source separation cell and a wire-bonded electrode pad.
  • the cell inserted between the WLBI pads can be another cell as long as it includes an integrated circuit component, and the same effects as those of the third and fourth embodiments can be obtained.
  • FIGS. 8A and 8B are schematic layout diagrams of the edge portion of the semiconductor device for explaining the semiconductor device according to the fifth embodiment of the present invention.
  • the same reference numerals as those in FIG. 7 denote the same or corresponding parts.
  • WLBI pads 71a and 71b are pads connected to different power sources, and W LBI pad 71a is connected to first circuit block 101 in core region 12 and WLBI pad 71b. Is connected to the second circuit block 102 in the core region 12.
  • the WLBI pad 71 is connected to the first circuit block 101 and the second circuit block 102 in the core region 12, and the electrode pad 91 to be wire-bonded is provided.
  • the first circuit block 101 and the second circuit block 102 in the core region 12 are connected.
  • Embodiment 5 of the present invention relates to the arrangement of WLBI pads of a semiconductor device having a multiple power supply system. For example, when an analog power supply, ground, digital power supply, and ground are used as separate power supplies in one semiconductor integrated circuit, even if different power supplies apply the same voltage, Figure 8 (a) As shown in the figure, these power supplies are often separated in the semiconductor integrated circuit!
  • the first circuit block 101 is arranged inside the core region. And whether it is possible to use the same power source as the power source of the second circuit block 102. If it is determined that the same power source can be obtained within the core region 12 such as the effect of noise and the problem of the allowable current amount does not occur, the first circuit is connected to the WLBI pad 71a. The block 101 and the second circuit block 102 are connected.
  • the WLBI pad 71b is replaced with an IZO cell 90 having an electrode pad 91 smaller than the WLBI pad, and the electrode pad 91 is connected to the first circuit block 101 and the second circuit block 102. Further, the interval between the WLBI pad 71a and the electrode pad 91 is deleted, and the WLBI pad 71a and the electrode pad 91 are arranged close to each other.
  • the WLBI pad 71a is connected to the first and second circuit blocks 101 and 102 designed to be supplied with different power supplies or signals. Since the electrode pad 91 to be placed and wire-bonded is arranged close to the WLBI pad 71a, the WLBI for supplying power or signals to the first and second circuit blocks 101 and 102 is used.
  • the number of pads 71b By reducing the number of pads 71b, the length of one side of the semiconductor substrate 10 can be reduced, the chip size can be reduced, and the space between the WLBI pad 71a and the electrode pad 91 can be reduced, so that one side of the semiconductor substrate 10 can be reduced. The effect is that the length can be shortened and the chip size can be reduced. can get.
  • FIG. 9 (a) is a diagram showing a configuration of the semiconductor device according to the sixth embodiment of the present invention.
  • the same reference numerals as those in FIG. 8 (b) indicate the same or corresponding parts.
  • the first circuit block 101 is connected to the test start signal generation circuit 200, and the second circuit block 102 is tested via the delay circuit 210.
  • a start signal generation circuit 220 is connected.
  • the first circuit block 101 receives the test start signal 220 from the test start signal generation circuit 200.
  • the second circuit block 102 receives the test start signal 220 delayed by the delay circuit 210.
  • FIGS. 9 (b) and 9 (c) are diagrams for explaining the operation status of the circuit block of the semiconductor device shown in FIG. 9 (a) at the time of WLBI.
  • the vertical axis indicates the current consumption
  • the solid line 300 indicates the relationship between the time of the first circuit block 101 and the current consumption
  • the broken line 310 indicates the relationship between the time of the second circuit block 102 and the power consumption.
  • FIG. 1 In the semiconductor device in which two WLBI pads originally supplied with different power supplies are connected to two different circuit blocks, respectively, like the semiconductor device in the fifth embodiment, FIG. As shown in Fig. 2, the current is supplied to the two different first circuit block 101 and the second circuit block 10 2 by using the common W LBI pad 71a force in common with the WLBI pad 71a.
  • the common W LBI pad 71a force in common with the WLBI pad 71a.
  • the first circuit block 101 and the second circuit block 102 operate in the same time zone and consume current, so the first circuit block 101 and the second circuit block 102
  • the current consumption in the time zone in which the second circuit block 102 operates is the sum of the current consumption of the first circuit block 101 and the second circuit block 102. It becomes.
  • the first circuit block 101 and the second circuit block 102 which are separate blocks in the semiconductor device of the fifth embodiment, are separated from each other by a WLBI pad 71a.
  • the power supply or the signal input from is divided in time, that is, the time zone in which the first circuit block 101 and the second circuit block 102 operate is different.
  • the first circuit block 101 and the second circuit block 102 operate based on the test start signal 220 from the test start signal generation circuit 200.
  • the test start signal 220 is directly input from the test start signal generation circuit 200 to the first circuit block 101, whereas the test start signal delayed by the delay circuit 210 is input to the second circuit block 102. Since 2 20 is input, the second circuit block 102 operates later than the first circuit block 101. In this way, it is possible to control the time periods during which the first circuit block 101 and the second circuit block 102 operate during WLBI.
  • the test start signal instructing the start of the acceleration test of the first and second circuit blocks 101 and 102 is performed.
  • the first circuit block 101 receives the test start signal 220 from the test start signal generation circuit 200.
  • the test start signal 220 delayed by the delay circuit 210 is input to the second circuit block 102, and the first circuit block 101 connected to one WLBI pad 71a and the second circuit block 102 Since the operation time zone of the circuit block 102 is different, the amount of current flowing through the WLBI pad 71a during WLBI is set so as to satisfy the allowable current amount of the pad, and the semiconductor device such as breakage of the power supply wiring is destroyed. Damage Technique, the effect capable of improving the operation reliability can be obtained.
  • the operation time zones of the two circuit blocks connected to one WLBI pad have been described differently.
  • the same effect as in the fifth embodiment is obtained, in which the operation time zones of the three or more circuit blocks connected to one WLBI pad may be different.
  • FIG. 10 is a schematic layout diagram of the corner portion and the edge portion of the semiconductor device for explaining the semiconductor device according to the seventh embodiment of the present invention.
  • the same reference numerals as those in FIGS. 1 and 6 denote the same or corresponding parts.
  • the semiconductor device includes a plurality of WLBI pads 71 and a plurality of wire-bonded electrode pads 13 in the IZO region 11, and a WLBI nod 71 from the electrode pads 13. Is also located near the corner.
  • the electrode pads 13 that require wire bonding are spaced apart from each other when adjacent to each other near the corner due to restrictions on wire bonding. Force to be placed When placed in a region other than the vicinity of the corner portion, it is not necessary to place the electrode pads 13 adjacent to each other at intervals. Therefore, it is more advantageous from the viewpoint of reducing the chip size to arrange the electrode pads 13 that require wire bonding in regions other than the corner portion.
  • the WLBI pads 71 must be spaced apart from each other even in the vicinity of the corner portion or in other regions. It is determined and there is no significant difference between the corner area and other areas.
  • a plurality of WLBI pads 71 having no difference in spacing depending on where they are arranged are arranged in a region close to a part of the corner, and a plurality of electrode pads 13 having a wide interval near the corner portion are provided.
  • the plurality of WLBI pads 71 and the plurality of wire pads 13 are provided in the IZO region 11 and the WLBI pads 71 are provided at the corners. Place the electrode pad 13 at a position close to the corner and away from the corner. As a result, the length of one side of the semiconductor substrate 10 can be shortened, and the effect of reducing the chip size can be obtained.
  • the present invention is useful as a semiconductor device having an integrated circuit, and particularly useful as a semiconductor device having an integrated circuit with a high degree of integration manufactured using a fine process.

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Abstract

　半導体基板（１０）のＩ／Ｏ領域（１１）のコーナー付近に、ワイヤボンディング用の電極パッド（１３）を有するＩ／Ｏセル（１４）を、間隔（５５）を隔てて複数配置するとともに、これらのＩ／Ｏセル（１４）同士の間に、ワイヤボンディングされない、ＥＳＤ（静電気放電）保護トランジスタを有するＥＳＤ保護回路（４０）を搭載した電源分離セル（１６）を配置し、このように電極パッドの配置を考慮したうえで、チップサイズを縮小できるようにした。

Description

半導体装置
技術分野
[0001] 本発明は、集積回路を有する半導体装置に関し、特に、半導体装置の集積回路の 電極パッドのレイアウトに関するものである。
背景技術
[0002] 従来の半導体装置にお!、ては、半導体プロセスの微細化に伴 、、 I/O (In/Out) 領域以外の領域であるコア領域を縮小することは可能である。し力しながら、該半導 体装置のチップサイズは、縮小したコア領域に合わせて縮小することができない。そ の理由としては、
(Ι) ΙΖΟ領域に配置される集積回路の電極パッドは、コア領域の回路ほど縮小し ないため、 ιΖο領域に並べた電極パッドによって、チップサイズが決定してしまう、
(2)集積回路のレイアウトは、セルを用いて行われるが、ワイヤボンディング後の榭 脂封止時に、ワイヤがセルに接触してしまうのを防ぐため、半導体装置のチップのコ ーナー付近の電極パッド同士の間隔は、電極パッドを含むセルを隙間なく配置した 場合よりも隙間を大きめにとる必要がある、といった組み立て上の制約がある、
(3)ウェハ状態での加速試験（以後、ウェハレベルバーンイン: WLBI、と称す）を 行って半導体装置の初期不良を排除する場合、 WLBI用の信号や電流を半導体装 置に供給するプローブ針等によるセルへのコンタクトを確実に行うために、半導体装 置を通常動作させるためのワイヤ接続用の電極パッドよりも大きい WLBI用パッドを、 各半導体装置上に配置する必要がある、また、このような複数の WLBI用パッドを、 半導体装置上に隣接配置する場合には、 WLBI用パッド同士の間隔を大きく確保す る必要がある、即ち、いわゆる WLBI上の制約がある、といった要因が挙げられる。
[0003] 図 11は、従来の半導体装置のコーナー部のレイアウト模式図である。
図 11に示されるように、従来の半導体装置は、そのコーナー部においては、半導 体基板 50上に、 IZO領域 51、及びコア領域 52が設けられている。
ΙΖΟ領域 51には、集積回路のうちの ΙΖΟ用の電極パッド 53を有する複数のセル 54等が配置されており、コア領域 52には、集積回路、その他の回路が配置されてい る。 IZO領域 51は、半導体基板 50の周囲に沿って設けられており、半導体基板 50 のコーナー部には、コーナーセル 57が配置されている。コア領域 52は、半導体基板 50の中央部に設けられている。電極パッド 53は、外部とワイヤボンディングを行うた めのパッドであり、電極パッド 53同士は、間隔 55を隔てて配置されており、この間隔 5 5は、上述した組み立て上の制約を満たす値に設定されて ヽる。
[0004] 例えば、図 11に示すように、半導体装置の設計において^ aみ立て上の制約を守る ためには、隣り合わせた電極パッド、例えば、 53aと、 53bとの間には、間隔 55aを設 ける必要がある。これにより、電極パッドに接続したワイヤの、榭脂封止時におけるヮ ィャ同士の接触を防ぎ、歩留まり低下を防ぐことができる。し力しながら、この組み立 て上の制約によって決定される電極パッド 53同士の間隔 55により、チップサイズが 決定してしま 、、微細プロセスを用いたとしてもチップサイズの縮小化は困難となって しまう。
[0005] 図 12は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
図 12において、図 11と同一符号は同一または相当する部分を示しており、半導体 基板 50の辺縁部の IZO領域 51に、 WLBI用の電極パッド 81を備えた 2つの WLBI 用 IZOセル 80力 間隔 88を隔てて配列されている。この間隔 88は、上述した WLBI 制約を満たす値に設定されて!ヽる。
[0006] WLBIとは、半導体チップの組み立て工程、即ちワイヤボンディングや、榭脂封止 などの工程の前に、初期不良品を除外するために行う加速試験である。この加速試 験を行うことにより、組み立てコストを削減する効果が得られる。通常、 WLBIは、ゥェ ハ上に形成された複数の半導体装置をウェハ状態のまま高温に保持して、加湿し、 さらに半導体装置の各チップに対して、電源電圧やクロック信号などの信号を印加し た状態で保持して劣化させる。そのため、 WLBI時に、前記のような信号を印加する ための信号印加用プローブカードを作成する必要があり、そのプローブカードを不良 なく作成し、ウェハ上の各チップとのコンタクトを正しく取るようにすることができるため の、 WLBI用電極パッドのレイアウト上の制約も存在する。具体的には図 12に示すよ うに、 WLBI用パッド 81は、ワイヤボンディングされる標準サイズの電極パッドよりも大 き ヽサイズを有するもの、通常はワイヤボンディング用の電極パッドよりも 3割程度幅 の広い、電極パッドが用いられる。さらに複数の WLBI用パッド 81が配列される場合 、そのパッド同士の間に、間隔 88を確保してやる必要がある。
特許文献 1：特開平 3— 99445号公報
発明の開示
発明が解決しょうとする課題
[0007] 以上のように、従来の半導体装置においては、チップサイズ縮小のために微細プロ セスを採用したとしても、組み立て上の制約や、 WLBI上の制約といった、半導体装 置の集積回路の本来の動作に必要な電極パッド、あるいは WLBIに必要な電極パッ ドのレイアウト上の制約により、チップサイズが決定してしまうこととなった。その結果、 チップサイズを縮小させることが難しぐ微細プロセス採用のメリットが薄れてしまうとい う問題点があった。
[0008] 本発明は前記のような課題を解消するためになされたものであり、電極パッドの配 置を考慮することにより、チップサイズを縮小することができる半導体装置を提供する ことを目的とする。
課題を解決するための手段
[0009] 本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であ つて、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッド 力 互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極パッドの各々 間には、ワイヤ接続されない集積回路構成要素が、配置されているものである。
[0010] また、前記半導体装置において、前記複数のワイヤ接続用電極パッドの 1つに近接 して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置され ているものである。
[0011] また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装 置であって、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに 所定の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集 積回路構成要素が、配置されているものである。
[0012] また、前記半導体装置において、前記複数の加速試験用電極パッドの各々間に配 置された集積回路構成要素は、ワイヤ接続用電極パッドであるものである。
[0013] また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装 置であって、半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設 計された集積回路内の複数の回路に接続されるよう、 1つの加速試験用電極パッド 力 配置され、半導体基板の周囲に沿って、前記複数の回路に接続される 1つのワイ ャ接続用電極パッドが、前記 1つの加速試験用電極パッドと近接するように配置され ているものである。
[0014] また、前記半導体装置において、前記複数の回路に対する加速試験の開始を指 示するテスト開始信号を生成するテスト開始信号生成回路と、前記生成されたテスト 開始信号を、遅延する遅延回路と、を有し、前記複数の回路のうちには、前記テスト 開始信号生成回路からのテスト開始信号が入力される第 1の回路と、前記遅延回路 により遅延されたテスト開始信号が入力される第 2の回路が、設けられ、前記第 1の回 路と、前記第 2の回路は、加速試験時に動作する時間帯が異なるものである。
[0015] また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装 置であって、半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置 に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導体基板のコー ナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を 隔てて配置されて 、るものである。
発明の効果
[0016] 本発明によれば、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続 用電極パッド力 互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極 パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されているので 、隣り合う電極パッド同士の間隔を維持したままで電極パッドのワイヤ接続に不都合 を生じさせることなぐワイヤ接続されない集積回路構成要素の幅の分、半導体基板 の一辺の長さを短くして、チップサイズを縮小することができる効果がある。
[0017] また、前記複数のワイヤ接続用電極パッドの 1つに近接して、該ワイヤ接続用電極 ノッドと選択的にワイヤ接続される電極パッドが、配置されているので、半導体装置 の組み立て方を選択することができ、また、近接して配置された電極バッド同士の間 隔の幅の分、半導体基板の一辺の長さを短くし、半導体装置のチップサイズを縮小 することができる効果がある。
[0018] また、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定 の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集積回 路構成要素が、配置されているので、隣り合う加速試験用電極パッド同士の間隔を 維持したままで、集積回路の構成要素の幅の分、半導体基板の一辺の長さを短くし て、チップサイズを縮小することができる効果がある。
[0019] また、前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要 素は、ワイヤ接続用電極パッドであるので、隣り合う加速試験用電極パッド同士の間 隔を維持しつつ、電極パッドのワイヤ接続に不都合を生じさせることなぐワイヤ接続 用の電極パッドの幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小 することができる効果がある。
[0020] また、本発明によれば、半導体基板の周囲に沿って、異なる電源または信号が供 給されるよう設計された集積回路内の複数の回路に接続されるよう、 1つの加速試験 用電極パッドが、配置され、半導体基板の周囲に沿って、前記複数の回路に接続さ れる 1つのワイヤ接続用電極パッド力 前記 1つの加速試験用電極パッドと近接する ように配置されているので、加速試験用電極パッドとワイヤ接続用の電極パッドとの間 のスペースを削減して、チップサイズを縮小することができる効果がある。
[0021] また、前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成 するテスト開始信号生成回路と、前記生成されたテスト開始信号を、遅延する遅延回 路と、を有し、前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト 開始信号が入力される第 1の回路と、前記遅延回路により遅延されたテスト開始信号 が入力される第 2の回路が、設けられ、前記第 1の回路と、前記第 2の回路は、加速 試験時に動作する時間帯が異なるものとしたので、加速試験時に加速試験用電極パ ッドに流れる電流量をパッドの許容電流量を満たすようにして、電源配線の破壊など の半導体装置の破損を防ぎ、動作信頼性を向上させることができる効果がある。
[0022] また、本発明によれば、半導体基板の周囲に沿って、半導体基板のコーナー部か ら離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導 体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所 定の間隔を隔てて配置されて 、るので、組み立て上の制約と WLBI上の制約を同時 に満たしつつ、近接して配置された電極バッド同士の間隔の幅の分、半導体基板の 一辺の長さを短くすることができ、チップサイズを縮小することができる効果がある。 図面の簡単な説明
[図 1]図 1は、本発明の実施の形態 1に係る半導体装置のコーナー部のレイアウト模 式図である。
[図 2]図 2は、本発明の実施の形態 1に係る半導体装置の IZOセルの例を示す模式 図である。
[図 3]図 3は、本発明の実施の形態 1に係る半導体装置の ΙΖΟセルの他の例を示す 模式図である。
[図 4]図 4は、本発明の実施の形態 1に係る半導体装置の電源分離セルの模式図で ある。
[図 5]図 5は、本発明の実施の形態 2に係る半導体装置のコーナー部のレイアウト模 式図である。
[図 6]図 6は、本発明の実施の形態 3に係る半導体装置を説明するための、半導体装 置の辺縁部のレイアウト模式図である。
[図 7]図 7は、本発明の実施の形態 4に係る半導体装置の辺縁部のレイアウト模式図 である。
[図 8]図 8において、（a)は本発明の実施の形態 5に係る半導体装置を説明するため の、半導体装置の辺縁部のレイアウト模式図であり、（b)は本発明の実施の形態 5に 係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である
[図 9]図 9において、（a)は本発明の実施の形態 6に係る半導体装置の辺縁部のレイ アウト摸式図であり、 (b)は本発明の実施の形態 6に係る半導体装置の動作を説明 するための図であり、 (c)は本発明の実施の形態 6に係る半導体装置の動作を説明 するための図である。
[図 10]図 10は、本発明の実施の形態 7に係る半導体装置のコーナー部及び辺縁部 のレイアウト模式図である。
[図 11]図 11は、従来の半導体装置のコーナー部のレイアウト模式図である。
[図 12]図 12は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
符号の説明
[0024] 10 半導体基板
11 IZO領域
12 コア領域
13, 13a, 13b, 21, 31, 91 電極パッド
14, 14a, 14b, 20, 30, 90 lZ〇セル
15, 77 セル間の間隔
16, 76 電源分離セル
22a, 22b ノ ッファ
23、 32, 41a、 41b 配線
40 ESD保護回路
70, 70a, 70b WLBI用 lZ〇セル
71, 71a, 71b WLBきッド
101 第 1の回路ブロック
102 第 2の回路ブロック
200 テスト開始信号生成回路
210 遅延回路
220 テスト開始信号
発明を実施するための最良の形態
[0025] 実施の形態 1.
図 1は、本発明の実施の形態 1に係る半導体装置のコーナー部のレイアウト模式図 である。
図 1において、半導体基板 10上の IZO領域 11には、電極パッド 13を有する複数 の IZOセル 14、及び電源分離セル 16等が配置されており、コア領域 12には、 I/O 領域 11に配置される ΙΖΟセル 14および電源分離セル 16以外の集積回路の構成要 素が配置されている。
[0026] IZO領域 11は、半導体基板 10の周囲に沿った、主に入出力に関連する集積回 路の回路要素が配置される領域であり、複数の電極パッド 13と、複数の電源分離セ ル 16とが配置されている。また、その半導体基板 10のコーナー部分には、コーナー セル 17が配置されている。
[0027] 電極パッド 13は、外部とワイヤボンディングによる接続を行うためのパッドであり、半 導体基板 10の周囲に沿って配置されている。半導体基板 10のコーナー付近におい ては、電極パッド 13同士は、間隔 15を隔てて配置されており、この間隔 15は、ワイヤ ボンディング後の榭脂封止時に、該電極パッド 13にワイヤボンディングされたワイヤ 同士がタツチ、即ち相互に接触してしまうのを防ぐことができるような値、即ち、組み立 て上の制約を満たす値以上に設定されている。
[0028] 複数の電源分離セル 16は、それぞれ、電極パッド 13同士の間隔の間に配置され ており、該電極パッド 13を有する ΙΖΟセル 14と接するように配置されている。電極パ ッド 13の幅、即ち半導体基板 10の辺に沿った方向の長さは、 IZOセル 14の幅の、 およそ 9割ぐらいの幅に設定されている。この幅は設計等の必要に応じて設定される
[0029] コア領域 12は、 IZO領域 11に配置される IZOセル 14および電源分離セル 16以 外の集積回路の構成要素が配置される領域で、半導体基板 10の中央部に設けられ ている。
[0030] なお、コア領域 12の詳細な構成、 ΙΖΟセル 14および電源分離セル 16以外の集積 回路の構成要素の詳細な構成、これらと ΙΖΟセル 14や電源分離セル 16との接続関 係、これら同士の接続等、についての説明は、ここでは省略する。
[0031] 図 2は、本発明の実施の形態 1による半導体装置の、ワイヤボンディングされる電極 パッドを含む I/Oセルの構成の一例を示す図である。
図 2に示すように、 IZOセル 20は、ワイヤボンディングされる電極パッド 21と、電極 パッド 21と接続された入出力配線 23と、入出力配線 2に挿入されたバッファ 22a、及 びバッファ 22bとを備えている。バッファ 22aは、電極パッド 21に対して出力される信 号に対しノイズ除去やレベルシフトを行い、ノッファ 22bは、電極パッド 21から入力さ れる信号に対しノイズ除去やレベルシフトを行う。この IZOセル 20は、デジタル信号 の入出力に用いられるものである。例えば、図 1において示した半導体装置において 、 IZOセル 14としてこの IZOセル 20を用いた場合、電極パッド 21が電極パッド 13 に相当するものとなる。
[0032] 図 3は、本発明の実施の形態 1に係る半導体装置の、ワイヤボンディングされる電 極パッドを含む IZOセルの構成の他の例を示す図である。
図 3に示すように、 IZOセル 30はワイヤボンディングされる電極パッド 31と、電極パ ッド 31と接続された配線 32とを備えている。この ΙΖΟセル 30は、電源の入出力に用 いられるものである。例えば、図 1において示した半導体装置において、 IZOセル 14 としてこの IZOセル 30を用 、た場合、電極パッド 31が電極パッド 13に相当するもの となる。
[0033] 図 4は、本発明の実施の形態 1に係る半導体装置の電源分離セルの構成を示す図 である。
図 4に示すように、電源分離セル 16は、 ESD (静電気放電)保護トランジスタを有し ている ESD保護回路 40と、この ESD保護回路 40に対する入力配線 41a、及び出力 配線 41bを有している。 ESD保護回路 40は、集積回路の電源、グラウンド間に配置 される、静電破壊保護のためのトランジスタを備えており、半導体装置の外部との信 号、電位のやり取りは発生しない。そのため、電源分離セル 16は、 IZOパッドを必要 とせずワイヤボンディングも不要である。
[0034] 通常、デジタル回路やアナログ回路などを集積した、複数の電源、グラウンド系統を 持つ半導体装置の場合、これらの電源、グラウンド間に ESD保護トランジスタを持つ 図 4に示すような電源分離セル 16を設けることが多い。このような場合、この電源分 離セル 16等のように、ワイヤボンディングが不要な回路は、 ΙΖΟ領域 11に配置され ることが多い。
[0035] 本実施の形態 1では、元々、未使用の領域となっていた、半導体基板 10のコーナ 一近傍の ΙΖΟセル 14間に挟まれた領域を、有効利用して、半導体基板 10のコーナ 一近傍以外の ΙΖΟ領域 11上の領域に配置されていた電源分離セル 16を、半導体 基板 10のコーナー近傍の IZOセル 14同士の間に配置するようにしている。これによ り、半導体基板 10のコーナー近傍以外の IZO領域 11上の領域に配置する電源分 離セル 16の数を削減することができ、 ΙΖΟ領域 11における集積回路の構成要素の 集積度を高めることができる。また、 ΙΖΟセル 14同士の間に配置されるようにした電 源分離セル 16の幅の分、半導体基板 10の 1辺の長さを減らすことが可能となる。
[0036] なお、電源分離セル 16は、外部との接続のためのワイヤボンディングが不要である ことから、これをワイヤボンディングが必要な電極パッド 13に近接して配置しても、電 源分離セル 16と電極パッド 13との間で、榭脂封止時にワイヤの接触が発生してしま うという問題点は生じない。
[0037] 以上のように、本実施の形態 1によれば、互いに間隔 15を隔てて半導体基板 10の コーナー付近の周囲に沿って、複数のワイヤ接続用の電極パッド 13が、互いに間隔 15を隔てて配置され、該複数のワイヤ接続用の電極パッド 13の各々間にワイヤボン デイングされな!/、電源分離セル 16を配置したので、電極パッド 13のワイヤ接続の際 にワイヤ同士の接触を防ぎつつ、半導体基板 10周囲の ΙΖΟ領域の集積度を高め、 半導体基板 10の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
[0038] なお、本実施の形態 1にお ヽては、ワイヤ接続用の電極パッドを備えたセルの例と して、図 2または図 3に示した IZOセル 20、または IZOセル 30を用いたものを説明 したが、本発明においては、外部とワイヤ接続が必要な電極パッドを備えたセルであ れば、どのような構成のセルを配置しても良ぐ前記実施の形態 1と同様の効果を奏 する。
[0039] また、本実施の形態 1にお!/ヽては、電源分離セルとして、図 4に示した電源分離セ ル 16を用いたものを説明した力 本発明においては、ワイヤ接続用の電極パッドを備 えていないセルであれば、どのような構成の電源分離セルを配置しても良ぐ前記実 施の形態 1と同様の効果を奏する。
[0040] また、本実施の形態 1においては、電極パッド 13間に電源分離セル 16を配置した ものを説明した力 本発明においては、ワイヤ接続用の電極パッドを備えていないセ ルであれば、半導体装置のセルのうちどのようなものを配置しても良ぐ前記実施の 形態 1と同様の効果を奏する。
[0041] 例えば、前記実施の形態 1において、電源分離セルの代わりに、外部とのワイヤ接 続を行わない電極パッドを有するセルを配置するようにしても良ぐ前記実施の形態 1 と同様の効果を得ることができる。
[0042] 実施の形態 2.
図 5は、本発明の実施の形態 2に係る半導体装置のコーナー部のレイアウト模式図 である。図において、図 1と同一符号は同一または相当する部分を示している。
[0043] 本実施の形態 2に係る半導体装置は、前記実施の形態 1に係る半導体装置の、コ ーナ一部における電極パッド 13を含む I/Oセル 14の一つを、互!、に接するように 並べて配置された選択的に使用される IZOセル 14a,及び IZOセル 14bに置き換 えたものである。
[0044] この IZOセル 14a内の電極パッド 13a,及び I/Oセル 14b内の電極パッド 13bは、 外部とワイヤ接続される際には、同時にはワイヤと接続されず、いずれか一方のみが 選択的にワイヤ接続される。
[0045] 例えば、性能の評価用の半導体装置にお!、て、互いに異なる電流供給能力を有 する 2つの IZOセル 14a,及び IZOセル 14bを設け、これらに対して選択的にワイヤ 接続して半導体装置を構成することにより、いずれの IZOセルの使用が適切である か等の評価を行うことができる。このとき、選択的に使用される ΙΖΟセル 14a,及び I ZOセル 14bは、同時にワイヤ接続されることがなぐこの両者間には、ワイヤ接続後 のワイヤタツチ等の問題が生じな 、ことから、 2つのセルを互 、に接するように配置す ることができる。即ち、選択的に使用される電極パッド同士を隣接して配置させること ができる。これにより、 IZOセル 14a,及び IZOセル 14b間に間隔を設ける必要がな くなる。
[0046] このように、本実施の形態 2によれば、選択的にワイヤ接続されて使用される電極パ ッド同士を、隣接して配置するようにしたことにより、半導体装置の組み立て方を選択 することができ、また、これらの電極パッド間の間隔を狭くすることができ、半導体装置 のチップサイズを縮小することができる効果がある。
[0047] 実施の形態 3.
図 6は、本発明の実施の形態 3に係る半導体装置の辺縁部のレイアウト模式図であ る。図において、図 1と同一符号は同一または相当する部分を示しており、半導体基 板 50の辺縁部の IZO領域 11に、 WLBI用の電極パッド 71を備えた 2つの WLBI用 I ZOセル 70が間隔 77を隔てて配列されており、この WLBI用 IZOセル 70に挟まれ た領域上には、前記実施の形態 1におけると同様の電源分離セル 76が配置されて いる。
[0048] WLBI時には、加速試験用の信号を印加するための信号印加用プローブカードを 用いる必要があり、そのプローブカードの構造上の制約を考慮して WLBI用パッド 71 のレイアウト上の制約を満たす必要がある。即ち、 2つの WLBI用パッド 71は、所定の 間隔を空けて配置する必要があり、間隔 77は、このような WLBI用パッド 71の制約を 満たす値以上に設定されている。
[0049] 本実施の形態 3では、元々、未使用の領域となっていた WLBI用 IZOセル 70間に 挟まれた領域を有効利用して、電源分離セル 76を、 WLBI用 ΙΖΟセル 70同士の間 に配置することで、 IZO領域 11上の、 WLBI用 IZOセル 70同士の間以外の領域に 配置する電源分離セル 16の数を削減することができ、 ΙΖΟ領域 11における集積回 路の構成要素の集積度を高め、 WLBI用 ΙΖΟセル 70同士の間に配置した電源分 離セル 76の幅の分、半導体基板 10の 1辺の長さを短くすることが可能となる。
[0050] 以上のように、本実施の形態 3によれば、半導体基板 10の周囲に沿って、複数のヮ ィャ接続用電極パッド 71を間隔 77を隔てて配置し、該電極パッド 71間に、ワイヤ接 続されない電源分離セル 76を配置したので、半導体基板 10周囲の ΙΖΟ領域の集 積度を高め、半導体基板 10の一辺の長さを短くでき、チップサイズを縮小できる効果 が得られる。
[0051] なお、本実施の形態 3においては、 2つの WLBI用パッド 71を備えたものを説明し た力 本発明においては、 3以上の複数の WLBI用パッドを配列するとともに、それぞ れの間に、電源分離セルを配置してもよぐ前記実施の形態 3と同様の効果を奏する
[0052] 実施の形態 4.
図 7は、本発明の実施の形態 4に係る半導体装置の辺縁部のレイアウト模式図であ り、図において、図 6と同一符号は同一または相当する部分を示している。この半導 体装置は、前記実施の形態 3に示した半導体装置において、 2つの WLBI用パッド 7 1間に配置するセルを、ワイヤボンディングされる電極パッド 91を備えた IZOセル 90 としたものである。また、本実施の形態 4の WLBI用パッド 71は、加速試験時には電 極に接触するものであり、組み立て時には電極に接触せずワイヤボンディングされな 、ものとしておる。
[0053] 電極パッド 91は、ウェハ状態ではワイヤボンディングされないため、 WLBI用パッド 71に近接して配置した場合においても、 WLBIの障害にはならず、また、 WLBI用パ ッド 71には、ワイヤボンディングが行われないため、電極パッド 91にボンディングされ るワイヤに対するワイヤタツチ等の問題も生じない。このため、本来ならば、 WLBI用 I ZOセル 70間以外の IZO領域 11上の領域に配置する、ワイヤボンディングが必要 な電極パッド 91を、 WLBI用 IZOセル 70間に配置することにより、上記 I/O領域 11 における集積回路構成要素の集積度を高めることができ、前記実施の形態 3と同様 の効果を奏する。
[0054] なお、前記実施の形態 3および実施の形態 4においては、 WLBI用パッド間に挿入 するセルを、電源分離セルやワイヤボンディングされる電極パッドを備えた IZOセル としたが、本発明においては、 WLBI用パッド間に挿入するセルは、集積回路構成要 素を含むセルであれば他のセルであっても良ぐ前記実施の形態 3及び 4と同様の効 果を奏する。
[0055] 実施の形態 5.
図 8 (a)及び (b)は本発明の実施の形態 5に係る半導体装置を説明するための、半 導体装置の辺縁部のレイアウト模式図である。図において、図 7と同一符号は同一ま たは相当する部分を示している。
[0056] 図 8 (a)において、 WLBI用パッド 71a, 71bは異なる電源と接続されるパッドで、 W LBI用パッド 71aはコア領域 12の第 1の回路ブロック 101と接続され、 WLBI用パッド 71bはコア領域 12の第 2の回路ブロック 102と接続されている。
[0057] 図 8 (b)においては、 WLBI用パッド 71が、コア領域 12の第 1の回路ブロック 101、 及び第 2の回路ブロック 102と接続されているとともに、ワイヤボンディングされる電極 パッド 91が、コア領域 12の第 1の回路ブロック 101、及び第 2の回路ブロック 102と接 続されている。 [0058] 本発明の実施の形態 5は、多電源系統を持つ半導体装置の WLBI用パッドの配置 に関するものである。たとえば、アナログ電源、及びグラウンドと、デジタル電源、及び グラウンドを、別電源として一つの半導体集積回路において使用している場合などで は、異なる電源が同一電圧を印加するとしても、図 8 (a)に示すように、半導体集積回 路内でそれらの電源は分離されて!ヽることが多!、。
[0059] ここで、 WLBI時、及び実使用時に、異なる電源から同一電圧を印加すべき 2つの WLBI用パッド 71a, 71bを隣り合わせて配置している場合、コア領域内部で第 1の 回路ブロック 101、及び第 2の回路ブロック 102の電源として同一電源を用いることが 可能かどうかを検討する。そして、ノイズの影響や許容電流量の問題が発生しないな どの検討結果が得られ、コア領域 12内部で同一電源とすることができると判断された 場合、 WLBI用パッド 71aに、第 1の回路ブロック 101、及び第 2の回路ブロック 102 を接続する。そして、 WLBI用パッド 71bを、 WLBI用パッドよりも小さい電極パッド 91 を有する IZOセル 90に置き換え、電極パッド 91を、第 1の回路ブロック 101、及び第 2の回路ブロック 102に接続する。また、 WLBI用パッド 71aと電極パッド 91との間隔 を削除し、 WLBI用パッド 71aと、電極パッド 91と力 近接して配置されるようにする。
[0060] 以上のように、 WLBI用パッド 71bをこれより小さいワイヤ接続用の電極パッド 91に 置き換えることにより、 WLBI用パッド 7 lbとワイヤ接続用の電極パッド 91の大きさの 差分の幅だけ、半導体基板の一辺の長さを小さくすることができる。また、 WLBI用パ ッドと、ワイヤ接続用電極パッドの間は、 WLBI上の制約がなくスペースを開ける必要 がないため、図 8 (a)で示されるように、 WLBI用パッド同士を隣り合わせて配置して いる場合には、 WLBI上の制約により必要であった間隔 77を削除することができる。
[0061] このように、本実施の形態 5によれば、異なる電源または信号が供給されるよう設計 された第 1、第 2の回路ブロック 101, 102に接続されるよう、 WLBI用パッド 71aを配 置し、ワイヤボンディングされる電極パッド 91を、該 WLBI用パッド 71aと近接するよう に配置したので、第 1、第 2の回路ブロック 101, 102に電源または信号を供給するた めの WLBI用パッド 71bを削減して、半導体基板 10の一辺の長さを短くでき、チップ サイズを縮小できるとともに、 WLBI用パッド 71aと電極パッド 91との間のスペースを 削減して、半導体基板 10の一辺の長さを短くでき、チップサイズを縮小できる効果が 得られる。
[0062] なお、本実施の形態 5においては、 2つの回路ブロックを、 1つの WLBI用パッド、及 び 1つの電極パッドに接続するものを説明した力 本発明においては、 3つ以上の複 数の回路ブロックを、 1つの WLBI用パッド、及び 1つの電極パッドに接続するもので あってもよぐ前記実施の形態 5と同様の効果を奏する。
[0063] 実施の形態 6.
図 9 (a)は、本発明の実施の形態 6に係る半導体装置の構成を示す図である。図に おいて、図 8 (b)と同一符号は同一または相当する部分を示している。
[0064] 図 9 (a)に示すように、コア領域 10において、第 1の回路ブロック 101はテスト開始 信号生成回路 200が接続され、第 2の回路ブロック 102は遅延回路 210を介してテス ト開始信号生成回路 220が接続されている。
[0065] 第 1の回路ブロック 101は、テスト開始信号生成回路 200からのテスト開始信号 220 が入力される。また、第 2の回路ブロック 102は、遅延回路 210により遅延されたテス ト開始信号 220が入力される。
[0066] 図 9 (b)、及び（c)は、図 9 (a)に示した半導体装置の回路ブロックの、 WLBI時にお ける動作状況を説明するためのものであり、横軸は時間、縦軸は消費電流、実線 30 0は第 1の回路ブロック 101の時間と消費電流の関係を示し、破線 310は、第 2の回 路ブロック 102の時間と消費電力の関係を示す。
[0067] 上記実施の形態 5における半導体装置のように、元々異なる電源が供給される 2つ の WLBI用パッドが、異なる 2つの回路ブロックに、それぞれ接続される半導体装置 において、図 9 (a)に示すように WLBI用パッド 71aに共通化して、この共通化した W LBIパッド 71a力ら、異なる 2つの第 1の回路ブロック 101、及び第 2の回路ブロック 10 2に電流を供給して、 2つの回路ブロックを同時に駆動しょうとする場合、電源共通化 したことによって、 WLBI時に、単一の WLBIパッド 71aの許容電流量を超過し、メタ ル溶解などの危険性がある。例えば、図 9 (b)に示すように、第 1の回路ブロック 101 、及び第 2の回路ブロック 102は同じ時間帯で動作して電流が消費されるため、第 1 の回路ブロック 101、及び第 2の回路ブロック 102が動作する時間帯における消費電 流は、第 1の回路ブロック 101、及び第 2の回路ブロック 102の消費電流を加算したも のとなる。
[0068] このため、本実施の形態 6においては、実施の形態 5の半導体装置の、 WLBI時に 別ブロックであった第 1の回路ブロック 101、及び第 2の回路ブロック 102を、 WLBI 用パッド 71aから入力される電源、あるいは信号に対して、時間的に分割動作させる ようにした、すなわち、第 1の回路ブロック 101、及び第 2の回路ブロック 102の動作 する時間帯を、異なるものとした。
[0069] ここで、第 1の回路ブロック 101、及び第 2の回路ブロック 102は、テスト開始信号発 生回路 200からのテスト開始信号 220に基づいて動作する。このとき、第 1の回路ブ ロック 101は、テスト開始信号発生回路 200からテスト開始信号 220が直接入力され るのに対し、第 2の回路ブロック 102は、遅延回路 210で遅延されたテスト開始信号 2 20が入力されるので、第 2の回路ブロック 102は、第 1の回路ブロック 101より遅れて 動作する。このようにして、第 1の回路ブロック 101、及び第 2の回路ブロック 102の W LBI時の動作する時間帯を、異なるように制御できる。
[0070] 図 9 (c)に示すように、第 1の回路ブロック 101、及び第 2の回路ブロック 102を時間 的に分割動作させることで、同時に動作する時間を減らして、許容電流量を満たすよ うでき、信頼性を向上させることができる。
[0071] このように、本実施の形態 6によれば、前記実施の形態 5における半導体装置にお いて、第 1、第 2の回路ブロック 101、 102の加速試験の開始を指示するテスト開始信 号を生成するテスト開始信号生成回路 200と、前記テスト開始信号を遅延する遅延 回路 210を備え、第 1の回路ブロック 101には、前記テスト開始信号生成回路 200か らのテスト開始信号 220を入力し、第 2の回路ブロック 102には、前記遅延回路 210 により遅延されたテスト開始信号 220を入力するようにし、 1つの WLBI用パッド 71a に接続された第 1の回路ブロック 101、及び第 2の回路ブロック 102の動作する時間 帯を異なるものとしたので、 WLBI時の WLBIパッド 71aに流れる電流量を、パッドの 許容電流量を満たすようにして、電源配線の断線などの破壊などの半導体装置の破 損を防ぎ、動作信頼性を向上させることができる効果が得られる。
[0072] なお、本実施の形態 6においては、 1つの WLBI用パッドに接続された 2つの回路 ブロックの動作する時間帯を、異なるようにしたものを説明したが、本発明においては 、 1つの WLBI用パッドに接続された 3つ以上の複数の回路ブロックの動作時間帯を 、異なるものとしてもよぐ前記実施の形態 5と同様の効果を奏する。
[0073] 実施の形態 7.
図 10は、本発明の実施の形態 7に係る半導体装置を説明するための、半導体装置 のコーナー部、及び辺縁部のレイアウト模式図である。図において、図 1及び図 6と同 一符号は同一または相当する部分を示して 、る。
[0074] 本実施の形態 7に係る半導体装置は、複数の WLBI用パッド 71と、複数のワイヤボ ンデイングされる電極パッド 13を、 IZO領域 11に備えるとともに、 WLBI用ノッド 71 を、電極パッド 13よりもコーナー部に近い位置に配置したものである。
[0075] ワイヤボンディングが必要な電極パッド 13同士は、前述したように、ワイヤボンディ ング上の制約から、コーナー部付近で隣接して配置する場合は、隣り合う電極パッド 13同士の間隔を隔てて配置する必要がある力 コーナー部付近以外の領域に配置 する場合は、隣り合う電極パッド 13同士の間隔を隔てて配置しなくてもよい。従って、 ワイヤボンディングが必要な電極パッド 13同士は、コーナー部以外の領域に配置す るほうが、チップのサイズを小さくする観点からは有利である。
[0076] 一方、 WLBI用パッド 71同士は、コーナー部付近であっても、その他の領域であつ ても、間隔を空けて配置しなければならないが、この間隔は、プローブカード等の制 約によって決定されるものであり、コーナー部付近であっても、その他の領域であつ ても大きな違いはない。
[0077] そのため、配置する場所による間隔の違いがない複数の WLBI用パッド 71を、コー ナ一部に近い領域に配置し、コーナー部付近では間隔が広くなつてしまう複数の電 極パッド 13を、コーナー部力も離して配置することで、隣り合う電極パッド 13同士の 間隔を空ける必要がなくなり、コーナー部付近に配置する場合には必要であった、隣 り合う電極パッド同士の間隔の分、半導体基板 10の一辺の長さを短くすることができ る。
[0078] このように本実施の形態 7によれば、複数の WLBI用パッド 71と、複数のワイヤボン デイングされる電極パッド 13とを、 IZO領域 11に備えるとともに、 WLBI用パッド 71を コーナー部に近い位置に配置し、電極パッド 13をコーナー部から離れた位置に配置 することにより、半導体基板 10の一辺の長さを短くでき、チップサイズを縮小できる効 果が得られる。
産業上の利用可能性
本発明は、集積回路を有する半導体装置として有用であり、特に、微細プロセスを 用いて作製される集積度の高い集積回路を有する半導体装置として有用である。

Claims

請求の範囲
[1] 半導体基板上に集積回路を有する半導体装置であって、
半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、 互 、に所定の間隔を隔てて配置され、
該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構 成要素が、配置されている、
ことを特徴とする半導体装置。
[2] 請求項 1に記載の半導体装置において、
前記複数のワイヤ接続用電極パッドの 1つに近接して、該ワイヤ接続用電極パッド と選択的にワイヤ接続される電極パッドが、配置されている、
ことを特徴とする半導体装置。
[3] 半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔 を隔てて配置され、
前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置され ている、
ことを特徴とする半導体装置。
[4] 請求項 3に記載の半導体装置において、
前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、 ワイヤ接続用電極パッドである、
ことを特徴とする半導体装置。
[5] 半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集 積回路内の複数の回路に接続されるよう、 1つの加速試験用電極パッドが、配置され 半導体基板の周囲に沿って、前記複数の回路に接続される 1つのワイヤ接続用電 極パッドが、前記 1つの加速試験用電極パッドと近接するように配置されて 、る、 ことを特徴とする半導体装置。
[6] 請求項 5に記載の半導体装置において、
前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテ スト開始信号生成回路と、
前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、
前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が 入力される第 1の回路と、前記遅延回路により遅延されたテスト開始信号が入力され る第 2の回路が、設けられ、
前記第 1の回路と、前記第 2の回路は、加速試験時に動作する時間帯が異なる、 ことを特徴とする半導体装置。
[7] 半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数の ワイヤ接続用電極パッドが互いに近接して配置され、
半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互 Vヽに所定の間隔を隔てて配置されて 、る、
ことを特徴とする半導体装置。
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