JPH098141A

JPH098141A - 半導体集積回路装置

Info

Publication number: JPH098141A
Application number: JP15140495A
Authority: JP
Inventors: Takaya Suzuki; 貴也鈴木; Hisao Shibata; 久雄柴田; Kenji Maio; 健二麻殖生; Satoshi Oguchi; 聡小口
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-06-19
Filing date: 1995-06-19
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】自動配置配線において、電源配線を根元分岐
と等価の効果を持たせ、かつレイアウト設計の自動化が
容易にできる半導体集積回路装置を提供する。【構成】半導体基板上に、アナログおよびデジタルＩ
／Ｏ部の複数のＩ／Ｏセル、アナログおよびデジタル内
部回路の複数の基本セルが自動配置配線されて、所望の
集積回路としてレイアウト設計されるアナログデジタル
混在ＬＳＩであって、アナログＩ／Ｏ部、デジタルＩ／
Ｏ部のＩ／Ｏセルには、ＰＡＤ、トランジスタ配置領
域、内部用信号端子、ＧＮＤ配線と端子、ＶＣＣ配線と
端子の他に、ＡＧＮＤ配線と、これに接続される内部用
のＡＧＮＤ端子とが設けられている。このＡＧＮＤ配線
とＡＧＮＤ端子とは一体的に配置されたり、または異な
る層に配置されて接続され、また電源配線の幅はＰＡＤ
サイズ程度、あるいはこれと同程度のスリット構造また
はシャント構造に形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術に
関し、たとえばアナログデジタル混在半導体集積回路装
置（ＬＳＩ）などのレイアウト設計において、特に設計
自動化が必須のアナログ搭載ＡＳＩＣに利用して最も好
適なセル構造の半導体集積回路装置に適用して有効な技
術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、アナログデジタル混在ＬＳＩでは、図３２のように
アナログ内部回路とデジタル内部回路との組み合わせに
より構成されるものが考えられる。ここで言うアナログ
内部回路とは、たとえばオペレーショナルアンプなどの
連続的に変化する電圧や電流などの物理量によって動作
する集積回路であり、デジタル内部回路とは入力、出力
信号がともに５Ｖと０Ｖなどのバイナリ電圧だけを変数
として動作する集積回路のことである。

【０００３】このようなアナログデジタル混在ＬＳＩの
レイアウト設計においては、内部回路、入出力回路とも
にデジタル部からのスイッチング動作により発生する電
源ノイズの影響によるアナログ部の精度劣化を避けるた
め、一般的にはアナログ部とデジタル部とは通常分離し
て配置され、またアナログ用電源とデジタル用電源も独
立に設置されている。

【０００４】また、前記アナログデジタル混在ＬＳＩの
アナログ部のレイアウト設計では、たとえば第１の技術
においては精度劣化防止のため、電源、特にアナロググ
ランドＡＧＮＤの配線に際し、ＬＳＩのパッド部分で各
グランドを図３３に示すように根元分岐して配線する手
法が人手で行われている。その他の第２の技術に、アナ
ロググランドＡＧＮＤの配線では図３４に示すように、
入出力（Ｉ／Ｏ）セル上のＡＧＮＤ周回配線による周回
アナログ電源線からアナログ内部回路に給電する手法も
知られている（特開平５−１６０３４３号公報）。

【０００５】

【発明が解決しようとする課題】ところが、前記のよう
なレイアウト設計技術においては、人手により配線して
いるために電源配線層を任意に配置することは可能であ
るが、特に設計自動化が必須のアナログ搭載ＡＳＩＣな
どのレイアウト設計では以下のような理由から自動配置
配線手法が困難であると考えられる。

【０００６】たとえば、自動配置配線における配線で
は、セル内に持つ端子と端子を自動的につなぐ端子間接
続が実施されるために、前記第１の技術および第２の技
術のように端子を持たないセルまたは配線との直接接続
ができないという問題点が考えられる。

【０００７】なお、ここで言うセルおよび端子とは、繰
り返し用いられるなどの便宜上作成された最小回路を有
するレイアウトパターンであり、自動配置配線において
配置するだけでその中のパターンの変更を行わない最小
レイアウトパターンをセルと呼び、そのセルとセルを電
気的に接続するために、セル上の接続可能部分を示すＤ
Ａ上の座標やレイアウトパターン上の配線層による凸部
を端子と言う。図１８〜図２０にこれらセルおよび端子
の例を示す。

【０００８】これらの図はＮＭＯＳ単体によるセルの例
であり、このセルはたとえば図１８の回路図に示すよう
に２つが直列接続されている。それぞれのセルにおい
て、ＮＭＯＳＱＮ８のゲート層１８はスルーホール２０
（ＴＨ１）を通じて配線層２１（ＡＬ１）に接続され、
またドレイン領域およびソース領域となる拡散層１５は
スルーホール２０を通じて配線層２１に接続されてい
る。これらの配線層２１の端部には内部接続端子が設け
られている。

【０００９】さらに、この２つのセルの接続において、
図１９，図２０に示すようにセル間の内部用接続端子間
の配線は配線層２１を通じて行い、また他の内部接続端
子はそれぞれＰＡＤ５〜ＰＡＤ７、ＳＩＧ５に配線層２
１を通じて接続されている。これらのレイアウトデータ
および端子情報はライブラリに保管され、このライブラ
リの中のデータをもとにして自動配置配線が実行され
る。

【００１０】また、図３５に示すような端子間結線を実
行するため、縦横方向で配線層が決まっており、第１の
技術の場合、たとえばアルミニウム１層（ＡＬ１）の配
線にアルミニウム２層（ＡＬ２）の配線を並走したり、
重ねるなどができず、その分チップサイズが大きくなっ
てしまうという問題点も考えられる。

【００１１】そこで、本発明の目的は、前記問題点を考
慮して集積回路用セルの構造を工夫し、複数のセルの自
動配置配線において、電源配線を根元分岐と等価の効果
を持たせ、かつレイアウト設計の自動化を容易に行うこ
とができる半導体集積回路装置を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、本発明の半導体集積回路装置
は、論理回路を構成する複数の基本セルと、複数のＩ／
Ｏセルとを自動配置配線して、半導体基板上に所望の集
積回路が形成される半導体集積回路装置に適用されるも
のであり、前記複数のＩ／Ｏセルのうちの信号入出力用
として配置されるＩ／Ｏセルを、このＩ／Ｏセル本来の
信号端子の他に、少なくとも１つ以上の電源配線と、こ
の電源配線のいずれか１つに接続される少なくとも１つ
以上の電源端子とを持つ構造に形成するものである。

【００１５】たとえば、半導体基板周辺に繰り返し単位
で使用されているＩ／Ｏセルには、１つのＩ／Ｏセルの
境界に、自動配置配線用に信号端子、ＶＣＣおよびＧＮ
Ｄの電源端子を持ち、かつ前記Ｉ／Ｏセル内に、たとえ
ば入出力パッド（ＰＡＤ）サイズ位の太さ、あるいはこ
れと同程度の太さに対応するスリット構造またはシャン
ト構造の電源配線と、これに接続される電源端子が存在
することを特徴とするものである（図１）。そして、こ
のＩ／Ｏセルを用いて自動配置配線により、たとえばア
ナログデジタル混在ＬＳＩのレイアウト設計を行うとい
うものである。

【００１６】また、前記複数のＩ／Ｏセルのうちの電源
入出力用として配置されるＩ／Ｏセルを、このＩ／Ｏセ
ル本来の電源端子の他に、この電源端子と異なる電位の
少なくとも１つ以上の電源配線と、このいずれか１つに
接続される少なくとも１つ以上の電源端子とを持つ構造
に形成するものである。この電源配線も、前記信号入出
力用のＩ／Ｏセルと同様にＰＡＤサイズ程度、あるいは
これと同程度のスリット構造またはシャント構造に形成
するものである。

【００１７】さらに、前記複数のＩ／Ｏセルを間隔をお
いて配置する場合に、これらのＩ／Ｏセル間に少なくと
も１つ以上のＰＡＤと入出力回路を持たない端子セルを
配置し、この端子セルを、少なくとも１つ以上の電源配
線と、このいずれか１つに接続される少なくとも１つ以
上の電源端子とを持つ構造に形成するものである。この
電源配線も、前記信号入出力用のＩ／Ｏセルと同様にＰ
ＡＤサイズ程度、あるいはこれと同程度のスリット構造
またはシャント構造に形成するものである。

【００１８】

【作用】前記した半導体集積回路装置によれば、信号入
出力用のＩ／Ｏセル内に、Ｉ／Ｏセル本来の信号端子
と、電源配線に接続される電源端子とを設けることによ
り、このＩ／Ｏセルの電源端子を用いた接続によって電
源配線を根元分岐と等価な効果で自動配線することがで
きる。よって、たとえばデジタル部からのスイッチング
動作などにより発生する電源ノイズの影響によるアナロ
グ部の精度劣化を避け、精度が劣化することのないレイ
アウト設計を可能とすることができる。

【００１９】また、電源入出力用のＩ／Ｏセルについて
も、このＩ／Ｏセル内に、本来の電源端子と異なる電位
の電源配線に接続される電源端子を設けることにより、
前記信号入出力用のＩ／Ｏセルと同様に、電源配線の自
動配線において根元分岐と等価な効果が期待できる。

【００２０】さらに、前記複数のＩ／Ｏセルが間隔をお
いて配置される場合にも、電源配線に接続される電源端
子のみを持つ端子セルをＩ／Ｏセル間に配置することに
より、前記同様に電源配線を根元分岐と等価な効果で配
線できる上に、Ｉ／Ｏセルまたは端子セルの電源端子と
内部回路の電源端子間を最短で配線することができるの
で、より電源ノイズによる精度劣化を抑制することがで
きる。

【００２１】また、Ｉ／Ｏセル、端子セルと内部回路と
の接続を端子と端子の自動配線で行うことにより、セル
間配線のみ自動レイアウトを実行し、その結果、配線終
了後に行うレイアウト検証においては、端子と端子の結
線ずれや結線ミスの接続検証のみを実施すればよいの
で、レイアウト検証にかかる工数を軽減することができ
る。

【００２２】以上により、たとえばアナログデジタル混
在ＬＳＩなどのレイアウト設計において、自動配置配線
によって半導体基板上に所望とする集積回路を容易に精
度良く設計することができ、特に設計自動化が必須のア
ナログ搭載ＡＳＩＣに利用して最も効果が期待できる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】（実施例１）図２は本発明の一実施例であ
る半導体集積回路装置を示す概略レイアウト図、図３は
本実施例の半導体集積回路装置に用いられるＩ／Ｏセル
と、これに対して検討した比較例であるＩ／Ｏセルとの
相違を説明するための概略レイアウト図、図４および図
５はＩ／Ｏセルの変形例を説明するための概略レイアウ
ト図、図６〜図１７，図２１，図２２はＩ／Ｏセルの種
々の具体例を示す回路図、レイアウト図および断面図、
図２３はレイアウト設計の実行手順を示すフロー図、図
２４はレイアウト検証を説明するための概略レイアウト
図である。

【００２５】まず、図２により本実施例の半導体集積回
路装置の構成を説明する。

【００２６】本実施例の半導体集積回路装置は、たとえ
ば複数の基本セル、Ｉ／Ｏセルを自動配置配線して、所
望の集積回路としてレイアウト設計されるアナログデジ
タル混在ＬＳＩとされ、このＬＳＩとして形成される半
導体基板１上に、複数のアナログＩ／Ｏ部２、複数のデ
ジタルＩ／Ｏ部３、アナログ内部回路４およびデジタル
内部回路５が形成され、アナログＩ／Ｏ部２とデジタル
Ｉ／Ｏ部３との間はＶＣＣ周回配線６、ＧＮＤ周回配線
７、ＡＶＣＣ周回配線８およびＡＧＮＤ周回配線９によ
り任意に接続され、またアナログＩ／Ｏ部２、デジタル
Ｉ／Ｏ部３とアナログ内部回路４、デジタル内部回路５
との間はＶＣＣ配線１０、ＧＮＤ配線１１、ＡＶＣＣ配
線１２、ＡＧＮＤ配線１３および図示しない信号配線に
より任意に接続されている。

【００２７】このアナログデジタル混在ＬＳＩにおいて
は、通常、アナログＩ／Ｏ部２およびデジタルＩ／Ｏ部
３によるＩ／Ｏ部、アナログ内部回路４およびデジタル
内部回路５による内部回路ともに、アナログ部とデジタ
ル部は分離して配置され、アナログ用電源とデジタル用
電源も独立に設置されている。なお、本実施例において
は、アナログＩ／Ｏ部２およびアナログ内部回路４に用
いる動作電源をアナログ電源電位ＡＶＣＣ−アナロググ
ランド電位ＡＧＮＤとし、またデジタルＩ／Ｏ部３およ
びデジタル内部回路５に用いる動作電源をデジタル電源
電位ＶＣＣ−デジタルグランド電位ＧＮＤとして説明す
る。

【００２８】前記アナログＩ／Ｏ部２には、アナログ信
号入出力用のＩ／Ｏセルによるアナログ信号Ｉ／Ｏ部２
ａと、アナログ電源入出力用のＩ／Ｏセルによるアナロ
グ電源Ｉ／Ｏ部２ｂとがある。アナログ信号Ｉ／Ｏ部２
ａには、ＰＡＤ、内部接続用の信号端子および入出力回
路による本来の構成の他に、１つ以上のＡＶＣＣ、ＡＧ
ＮＤ、ＶＣＣ、ＧＮＤの電源配線と、これに接続される
１つ以上の電源端子とが設けられている。またアナログ
電源Ｉ／Ｏ部２ｂには、ＰＡＤおよび内部接続用の電源
端子のみによる本来の構成の他に、この電源端子と異な
る電位の１つ以上のＡＶＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮ
Ｄの電源配線と、これに接続される１つ以上の電源端子
とが設けられている。なお、このアナログＩ／Ｏ部２に
ついては、本来の構成によるＩ／Ｏセルの混在も可能で
あることは言うまでもない。

【００２９】前記デジタルＩ／Ｏ部３には、前記アナロ
グＩ／Ｏ部２と同様に、デジタル信号入出力用のＩ／Ｏ
セルによるデジタル信号Ｉ／Ｏ部３ａと、デジタル電源
入出力用のＩ／Ｏセルによるデジタル電源Ｉ／Ｏ部３ｂ
とがある。デジタル信号Ｉ／Ｏ部３ａには、ＰＡＤ、内
部接続用の信号端子および入出力回路と、１つ以上のＡ
ＶＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮＤの電源配線と、これ
に接続される１つ以上の電源端子とが設けられいる。ま
たデジタル電源Ｉ／Ｏ部３ｂには、ＰＡＤおよび内部接
続用の電源端子と、この電源端子と異なる電位の１つ以
上のＡＶＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮＤの電源配線
と、これに接続される１つ以上の電源端子とが設けられ
ている。なお、このデジタルＩ／Ｏ部３については、本
来の構成によるＩ／Ｏセルの混在も可能であることは言
うまでもない。

【００３０】たとえば、前記アナログＩ／Ｏ部２とデジ
タルＩ／Ｏ部３において、アナログ回路用のアナログ電
源Ｉ／Ｏ部２ｂ以外に、アナログ信号Ｉ／Ｏ部２ａ、さ
らにはデジタル信号Ｉ／Ｏ部３ａ、デジタル電源Ｉ／Ｏ
部３ｂのＩ／Ｏセルの境界に、そのセル本来の信号端子
とは別にＡＧＮＤ端子を持たせることにより、アナログ
内部回路４の周辺には、多くのＡＧＮＤ端子が存在する
ことになる。このＡＧＮＤ端子は、アナログ電源Ｉ／Ｏ
部２ｂのＡＧＮＤ端子と同様に、自動配置配線により最
も近いアナログ内部回路４のＡＧＮＤ端子と配線される
ことになる。

【００３１】さらに、アナログ回路用のアナログ電源Ｉ
／Ｏ部２ｂのＩ／Ｏセル、アナログ信号Ｉ／Ｏ部２ａ、
さらにはデジタル信号Ｉ／Ｏ部３ａ、デジタル電源Ｉ／
Ｏ部３ｂのＩ／Ｏセル内に、アナログ内部回路４とそれ
ぞれのＩ／Ｏ部のＩ／Ｏセル間の配線インピーダンスの
影響を吸収しえる程、たとえばＰＡＤサイズ程度のおよ
そ１００μｍ幅の太いＡＧＮＤ配線を存在させることに
より、アナログ内部回路４のＡＧＮＤ配線を等価的に根
元分岐したときと同じ効果で配線することが可能とな
る。

【００３２】なお、このＡＧＮＤ配線の他に、ＡＶＣ
Ｃ、ＶＣＣ、ＧＮＤの電源配線についても、根元分岐と
等価的な効果を得るためにＰＡＤサイズ程度の太い電源
配線で形成することができ、さらにこれと同等の効果を
得るために、たとえば電源配線を２つ以上に分割して異
なる層または同じ層に配置される配線との接続によりス
リット構造にしたり、または異なる層に配置される複数
の配線間の接続によりシャント構造に構成することも可
能である。

【００３３】前記アナログ内部回路４は、アナログ論理
回路を構成する複数の基本セルの組み合わせにより構成
され、内部接続用のアナログ信号端子（図示せず）、Ａ
ＶＣＣ端子、ＡＧＮＤ端子が設けられている。また前記
デジタル内部回路５は、前記アナログ内部回路４と同様
に、デジタル論理回路を構成する複数の基本セルの組み
合わせにより構成され、内部接続用のデジタル信号端子
（図示せず）、ＶＣＣ端子、ＧＮＤ端子が設けられてい
る。

【００３４】次に、本実施例のアナログデジタル混在Ｌ
ＳＩを構成するアナログＩ／Ｏ部２のＩ／Ｏセル、デジ
タルＩ／Ｏ部３のＩ／Ｏセルの一例と、これに対して検
討した比較例であるＩ／Ｏセルとの相違を図３の概略図
に基づいて説明する。

【００３５】すなわち、図３(a) に示す本実施例におい
ては、図３(b) の比較例に設けられているＰＡＤ、トラ
ンジスタ配置領域、内部用信号端子、ＧＮＤ配線および
ＧＮＤ端子、ＶＣＣ配線およびＶＣＣ端子の他に、ＡＧ
ＮＤ配線と、これに接続される内部用のＡＧＮＤ端子と
が設けられている。この図３(a) において、一点鎖線に
囲まれた領域が本発明の特徴となる追加部分であり、こ
のＡＧＮＤ配線とＡＧＮＤ端子とは同じ層に一体的に配
置されたり、または異なる層に配置されてスルーホール
を介して接続されるようになっている。

【００３６】なお、図３(a),(b) の破線に囲まれたトラ
ンジスタ配置領域には、ＬＳＩ外部と接続するに当たっ
て必要な保護素子およびバッファアンプ、インバータな
どの論理回路による入出力回路が設けられ、この入出力
回路は外部との接続のために設けられたＰＡＤに結線さ
れ、また内部回路との接続のために設けられたＶＣＣ端
子、ＧＮＤ端子および内部用信号端子と結線されてい
る。

【００３７】また、このアナログＩ／Ｏ部２、デジタル
Ｉ／Ｏ部３のＩ／Ｏセルについては、図３のようにＡＧ
ＮＤ配線から１つのＡＧＮＤ端子を引き出す場合の他
に、たとえば図４に示すように、ＡＧＮＤ配線から内部
用に２つのＡＧＮＤ端子を引き出し、かつＶＣＣ配線か
らも２つのＶＣＣ端子を引き出す構造とすることもで
き、この場合には最短で内部回路との接続が可能とな
る。なお、電源端子はＧＮＤ配線などの他の配線から引
き出す場合、さらに配線から３つ以上引き出して設ける
ことも可能であることは言うまでもない。

【００３８】さらに、Ｉ／Ｏセル内において、ＡＧＮＤ
配線の配置位置については図３または図４のような内部
回路に近い位置に限られるものではなく、たとえば図５
に示すようにＰＡＤとトランジスタ配置領域との間に配
置することも可能であり、この場合には、より一層ＡＧ
ＮＤ配線の根元分岐による効果を高めることが可能とな
る。

【００３９】続いて、アナログＩ／Ｏ部２のＩ／Ｏセ
ル、デジタルＩ／Ｏ部３のＩ／Ｏセルの具体例につい
て、図６〜図２２の回路図、レイアウト図、さらに断面
図などに基づいて順に説明する。

【００４０】図６〜図９は、標準的なアナログＩ／Ｏセ
ルの例であり、図６の回路図に示すようにＰＡＤ１と内
部用信号端子ＳＩＧ１との接続線上にＰチャネルＭＯＳ
ＦＥＴ（以下、単にＰＭＯＳと略す）ＱＰ１と、Ｎチャ
ネルＭＯＳＦＥＴ（以下、単にＮＭＯＳと略す）ＱＮ１
とがドレインＤを共通にして接続され、またＰＭＯＳＱ
Ｐ１のゲートＧ、ソースＳはＶＣＣに、ＮＭＯＳＱＮ１
のゲートＧ、ソースＳはＧＮＤにそれぞれ接続されてい
る。

【００４１】このアナログＩ／Ｏセルは、図７のような
レイアウトパターンで、この図７中のＸ−Ｘ’部分は図
８のような断面構造、図７中のＹ−Ｙ’部分は図９のよ
うな断面構造となっている。すなわち図９に示すよう
に、たとえばＰ型のシリコン単結晶からなる半導体基板
１上に、たとえばＳｉＯ₂からなるＬＯＣＯＳ１４が形
成され、このＬＯＣＯＳ１４によって隣接する集積回路
素子間が電気的に分離されている。

【００４２】このＬＯＣＯＳ１４のうち、図９中左側と
中央のＬＯＣＯＳ１４に囲まれたＮ型の拡散層１５によ
る集積回路素子領域にはＮＭＯＳＱＮ１が形成され、一
方図９中右側と中央のＬＯＣＯＳ１４に囲まれたＮ型の
Ｗｅｌｌ拡散層１６内のＰ型の拡散層１７による集積回
路素子領域にはＰＭＯＳＱＰ１が形成されている。これ
らの拡散層１５，１７は、ＮＭＯＳＱＮ１、ＰＭＯＳＱ
Ｐ１のソース領域およびドレイン領域となり、またそれ
ぞれの拡散層１５，１７上には絶縁膜を介してゲート層
１８が形成されている。

【００４３】また、ＮＭＯＳＱＮ１、ＰＭＯＳＱＰ１の
拡散層１５，１７によるそれぞれのドレイン領域は、こ
の拡散層１５，１７に堆積された絶縁膜１９に穿孔され
たスルーホール２０（ＴＨ１）を通じて、たとえばアル
ミニウムからなる配線層２１（ＡＬ１）に電気的に接続
されている。この配線層２１の一方はＰＡＤ１に接続さ
れ、また他方は内部用信号端子ＳＩＧ１となり、この配
線層２１上に堆積された絶縁膜２２に穿孔されたスルー
ホール２３（ＴＨ２）を通じて、たとえばアルミニウム
からなる配線層２４（ＡＬ２）に電気的に接続されてい
る。

【００４４】一方、ＮＭＯＳＱＮ１、ＰＭＯＳＱＰ１の
うち、ＮＭＯＳＱＮ１の拡散層１５によるソース領域
は、この拡散層１５に堆積された絶縁膜１９に穿孔され
たスルーホール２０を通じて配線層２１に接続され、さ
らに配線層２１上に堆積された絶縁膜２２に穿孔された
スルーホール２３を通じてＧＮＤ端子となる配線層２４
に電気的に接続されている。また、ＰＭＯＳＱＰ１の拡
散層１７によるソース領域は、この拡散層１７に堆積さ
れた絶縁膜１９に穿孔されたスルーホール２０を通じて
配線層２１に接続され、さらに配線層２１上に堆積され
た絶縁膜２２に穿孔されたスルーホール２３を通じてＶ
ＣＣ端子となる配線層２４に電気的に接続されている。

【００４５】このＮ型の拡散層１５、Ｎ型のＷｅｌｌ拡
散層１６には、たとえばＮ型不純物であるリンが導入さ
れており、またＰ型の拡散層１７には、たとえばＰ型不
純物であるホウ素が導入されている。以上が、図７のレ
イアウト図に対応させて、特に図９により半導体基板１
上にＮＭＯＳＱＮ１とＰＭＯＳＱＰ１とを形成した主要
断面構造を説明した内容となっている。

【００４６】また、アナログＩ／Ｏセルの内部回路との
接続部分を示す断面構造については、図８に示すよう
に、内部用信号端子ＳＩＧ１となる配線層２１は、この
配線層２１上に堆積された絶縁膜２２に穿孔されたスル
ーホール２３を通じて配線層２４に電気的に接続されて
いる。またＡＧＮＤ配線となる配線層２４は、前記と逆
にこの配線層２４がスルーホール２３を通じて配線層２
１に電気的に接続されている。このＩ／Ｏセルと内部回
路との接続においては、配線層２１と配線層２４のどち
らからでも配線の接続が可能となっている。なお、この
内部回路との接続構造は予め決めて一方の配線層２１ま
たは２４のみを形成してもよい。

【００４７】次に、図１０〜図１３は、標準的な入力バ
ッファを構成するデジタルＩ／Ｏセルの例であり、図１
０の回路図に示すようにＰＡＤ２と内部用信号端子ＳＩ
Ｇ２との間に、ＰＭＯＳＱＰ２とＮＭＯＳＱＮ２、ＰＭ
ＯＳＱＰ３とＮＭＯＳＱＮ３がＶＣＣとＧＮＤ間に直列
接続された２段のＣＭＯＳインバータ回路が接続され、
ＰＡＤ２は前段のＰＭＯＳＱＰ２とＮＭＯＳＱＮ２との
共通接続されたゲートＧに接続され、前段のＰＭＯＳＱ
Ｐ２とＮＭＯＳＱＮ２との共通接続されたドレインＤは
後段のＰＭＯＳＱＰ３とＮＭＯＳＱＮ３との共通接続さ
れたゲートＧに接続され、後段のＰＭＯＳＱＰ３とＮＭ
ＯＳＱＮ３との共通接続されたドレインＤは内部用信号
端子ＳＩＧ２にそれぞれ接続されている。

【００４８】このデジタルＩ／Ｏセルは、図１１のよう
なレイアウトパターンで、この図１１中のＸ−Ｘ’部分
は図１２のような断面構造、図１１中のＹ−Ｙ’部分は
図１３のような断面構造となっている。このデジタルＩ
／Ｏセルにおいて、図１３に示す半導体基板１上に形成
されるＮＭＯＳＱＮ３とＰＭＯＳＱＰ３との主要断面構
造、さらに図１２に示す内部回路との接続部分を示す断
面構造については、前記アナログＩ／Ｏセルの図９およ
び図８と概略同様であるので詳細な説明は省略する。

【００４９】このデジタルＩ／Ｏセルにおいては、特に
図１１のレイアウトパターンに示すように、ＰＡＤ２は
配線層２１（ＡＬ１）からスルーホール２０（ＴＨ１）
を通じて前段のＰＭＯＳＱＰ２とＮＭＯＳＱＮ２とのゲ
ート層１８に接続され、このＰＭＯＳＱＰ２のソース領
域となる拡散層１７はスルーホール２０、配線層２１、
スルーホール２３（ＴＨ２）を通じてＶＣＣ端子となる
配線層２４（ＡＬ２）に接続され、またＮＭＯＳＱＮ２
のソース領域となる拡散層１５もスルーホール２０、配
線層２１、スルーホール２３を通じてＧＮＤ端子となる
配線層２４に接続されている。

【００５０】また、前段のＰＭＯＳＱＰ２とＮＭＯＳＱ
Ｎ２のドレイン領域となる拡散層１５，１７はスルーホ
ール２０、配線層２１を通じて後段のＰＭＯＳＱＰ３と
ＮＭＯＳＱＮ３のゲート層１８に接続され、このＰＭＯ
ＳＱＰ３のソース領域となる拡散層１７はスルーホール
２０、配線層２１、スルーホール２３を通じてＶＣＣ端
子となる配線層２４に接続され、またＮＭＯＳＱＮ３の
ソース領域となる拡散層１５もスルーホール２０、配線
層２１、スルーホール２３を通じてＧＮＤ端子となる配
線層２４に接続されている。

【００５１】さらに、後段のＰＭＯＳＱＰ３とＮＭＯＳ
ＱＮ３のドレイン領域となる拡散層１５，１７はスルー
ホール２０を通じて配線層２１に接続され、この配線層
２１の端部はスルーホール２３を通じて配線層２４に接
続されて、内部回路への接続のための内部用信号端子Ｓ
ＩＧ２となっている。

【００５２】次に、図１４および図１５は、トーテムポ
ール出力回路を構成するデジタルＩ／Ｏセルの例であ
り、図１４の回路図に示すように内部用信号端子ＳＩＧ
３とＰＡＤ３との間に、ＰＭＯＳＱＰ４とＮＭＯＳＱＮ
４、ＰＭＯＳＱＰ５とＮＭＯＳＱＮ５がＶＣＣとＧＮＤ
間に直列接続された２段のＣＭＯＳインバータ回路が接
続されている。このトーテムポール出力回路は、前記入
力バッファを構成する図１０のデジタルＩ／Ｏセルに対
して、入出力接続が逆になっているだけの違いである。

【００５３】すなわち、このトーテムポール出力のデジ
タルＩ／Ｏセルにおいては図１５のようなレイアウトパ
ターンとなっており、図１５に示すように、内部用信号
端子ＳＩＧ３となる配線層２１（ＡＬ１）は、スルーホ
ール２０（ＴＨ１）を通じて前段のＰＭＯＳＱＰ４とＮ
ＭＯＳＱＮ４とのゲート層１８に接続されている。また
後段のＰＭＯＳＱＰ５とＮＭＯＳＱＮ５のドレイン領域
となる拡散層１５，１７はスルーホール２０を通じて配
線層２１に接続され、この配線層２１の端部はＰＡＤ３
に接続されている。

【００５４】次に、図１６および図１７は、ｐｕｌｌ−
ｕｐ抵抗付きの入力バッファを構成するデジタルＩ／Ｏ
セルの例であり、図１６の回路図に示すように、ＰＡＤ
４と、ＰＭＯＳＱＰ６とＮＭＯＳＱＮ６とがＶＣＣとＧ
ＮＤ間に直列接続された前段のＣＭＯＳインバータ回路
のゲートＧとの接続線上に、ソースＳがＶＣＣに接続さ
れたＰＭＯＳＱＰ８のドレインＤが接続されている。こ
のｐｕｌｌ−ｕｐ抵抗付きの入力バッファは、前記入力
バッファを構成する図１０のデジタルＩ／Ｏセルに対し
て、ＰＭＯＳＱＰ８が追加されているだけの違いであ
る。

【００５５】すなわち、このｐｕｌｌ−ｕｐ抵抗付きの
入力バッファのデジタルＩ／Ｏセルにおいては図１７の
ようなレイアウトパターンとなっており、図１７に示す
ように、ＰＡＤ４は配線層２１（ＡＬ１）からスルーホ
ール２０（ＴＨ１）を通じて前段のＰＭＯＳＱＰ６とＮ
ＭＯＳＱＮ６とのゲート層１８に接続されるとともに、
ｐｕｌｌ−ｕｐ用のＰＭＯＳＱＰ８のドレイン領域とな
る拡散層１７にスルーホール２０を通じて接続され、ま
たＰＭＯＳＱＰ８のソース領域となる拡散層１７はスル
ーホール２０、配線層２１、スルーホール２３を通じて
ＶＣＣ端子となる配線層２４（ＡＬ２）に接続され、さ
らにＰＭＯＳＱＰ８のゲート層１８はスルーホール２
０、配線層２１、スルーホール２３を通じてＧＮＤ端子
となる配線層２４に接続されている。以上が、入出力回
路を有するアナログＩ／Ｏ部２、デジタルＩ／Ｏ部３の
アナログＩ／Ｏセル、デジタルＩ／Ｏセルの一例であ
る。

【００５６】また、本実施例においては、入出力回路を
持たない電源入力用のアナログ電源Ｉ／Ｏ部２ｂ、デジ
タル電源Ｉ／Ｏ部３ｂについても本発明の特徴が適用で
き、たとえばこのアナログＩ／Ｏセル、デジタルＩ／Ｏ
セルの具体例は図２１，図２２に示すような構造となっ
ている。

【００５７】たとえば、図２１はＡＧＮＤ専用のＩ／Ｏ
セルの例であり、このＩ／Ｏセルには、ＡＧＮＤ電位が
供給されるＰＡＤ８、このＰＡＤ８に配線層（ＡＬ
１）、スルーホール、配線層（ＡＬ２）を通じて接続さ
れる内部接続用のＡＧＮＤ端子、ＶＣＣの電源配線（Ａ
Ｌ２）とこのＶＣＣ端子、ＧＮＤの電源配線（ＡＬ２）
とこのＧＮＤ端子が設けられている。

【００５８】また、図２２のように、ＶＣＣ電位が供給
されるＰＡＤ９、このＰＡＤ９に配線層（ＡＬ１）、ス
ルーホール、配線層（ＡＬ２）を通じて接続される内部
接続用のＶＣＣ端子、ＧＮＤの電源配線（ＡＬ２）とこ
のＧＮＤ端子に加えて、ＡＧＮＤ電源配線（ＡＬ２）と
これに接続される内部接続用のＡＧＮＤ端子が設けられ
ている。なお、このＡＧＮＤ電源配線は、たとえばＰＡ
Ｄサイズ程度のおよそ１００μｍ幅の太いＡＧＮＤ配線
で形成することにより、内部回路のＡＧＮＤ配線を等価
的に根元分岐したときと同じ効果で配線することが可能
となる。

【００５９】このアナログ電源Ｉ／Ｏ部２ｂ、デジタル
電源Ｉ／Ｏ部３ｂのＩ／Ｏセルについては、図２１，図
２２のようにＡＧＮＤ配線、ＶＣＣ配線から１つのＡＧ
ＮＤ端子、ＶＣＣ端子を引き出す場合の他に、たとえば
２つ以上の端子を引き出す場合、他の異なる電源配線か
ら引き出す場合などについても適用可能であることは言
うまでもない。

【００６０】以上のように、本実施例のアナログデジタ
ル混在ＬＳＩにおいては、前記図６〜図２２の回路図、
レイアウト図および断面図などに示すような複数種類の
アナログＩ／Ｏセル、デジタルＩ／ＯセルがＬＳＩの論
理回路構成に応じて選択され、自動配置配線によるレイ
アウト設計において繰り返し用いられるようになってい
る。この他、前述のＩ／Ｏセルにおいてパッドのみを切
り離し、別セルとした入出力回路と電源配線だけを持つ
Ｉ／Ｏセルの場合もある。

【００６１】次に、本実施例の作用について、図２３に
基づいて実際に前記Ｉ／Ｏセルなどを自動配置配線し
て、半導体基板上に所望の集積回路をレイアウト設計す
る場合の実行手順の概要を説明する。

【００６２】この場合に、予め前記具体例で示した複数
種類のＩ／Ｏセル、基本セルについて、レイアウト設計
に必要な論理シンボル、セルのレイアウトパターン、セ
ルの端子名、座標データなどによるレイアウトデータお
よび端子情報はライブラリに保管されており、自動配置
配線はこのライブラリの中のデータをもとに実行され
る。

【００６３】まず、ステップＳ１において、レイアウト
設計に用いるＩ／Ｏセル、基本セルなどの複数種類のセ
ルについて、論理シンボル、セルのレイアウトパター
ン、セルの端子名、座標データなどによる情報をライブ
ラリに予め作成し、ステップＳ２でライブラリ内の論理
シンボルを用いて、本実施例においてはアナログデジタ
ル混在ＬＳＩの論理図を入力する。

【００６４】さらに、ステップＳ３において、論理図よ
り自動配置配線に用いるセル間結線情報である論理ネッ
トへの変換を行い、その後ステップＳ４において、自動
配置配線ツールによるフロアプランの実行により、レイ
アウトの基礎となるチップサイズおよびセルの配置位置
を決定する。

【００６５】そして、ステップＳ５において、ライブラ
リ内の端子情報と論理ネットから自動配線を実行し、ス
テップＳ６でレイアウトパターンの検証のために結線チ
ェックを実行する。この検証においては、たとえば図２
４のように、端子と端子の結線ずれや結線ミスの接続検
証のみを実施すればよい。

【００６６】以上の工程によりレイアウト設計が完了す
る。このレイアウト設計後、実際にウェハプロセスなど
の他の製造工程が実行され、半導体基板上に所望とする
集積回路が形成されたアナログデジタル混在ＬＳＩが完
成される。

【００６７】従って、本実施例のアナログデジタル混在
ＬＳＩのレイアウト設計によれば、信号または電源入出
力用のアナログＩ／Ｏ部２、デジタルＩ／Ｏ部３のＩ／
Ｏセル内に、Ｉ／Ｏセル本来の端子と、１つ以上のＡＶ
ＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮＤの電源配線と、これに
接続される１つ以上の電源端子とが設けられることによ
り、このＩ／Ｏセルの電源端子を用いた接続によって電
源配線を根元分岐と等価な効果で自動配線することがで
き、よって電源ノイズの影響を減少させることができ
る。

【００６８】また、アナログＩ／Ｏ部２、デジタルＩ／
Ｏ部３のＩ／Ｏセルとアナログ内部回路４、デジタル内
部回路５との接続を端子と端子の自動配線で行うことに
より、自動配置配線終了後に行うレイアウト検証におい
て、端子と端子の結線ずれや結線ミスの接続検証のみを
実施すればよいので、レイアウト検証にかかる工数を軽
減することができる。

【００６９】（実施例２）図２５は本発明の他の実施例
である半導体集積回路装置の要部を示す概略レイアウト
図、図２６および図２７は本実施例の半導体集積回路装
置に用いられる端子セルを示す概略レイアウト図であ
る。

【００７０】本実施例の半導体集積回路装置は、前記実
施例１と同様に複数の基本セル、Ｉ／Ｏセルを自動配置
配線して所望の集積回路としてレイアウト設計され、半
導体基板上に、複数のアナログＩ／Ｏ部、複数のデジタ
ルＩ／Ｏ部、アナログ内部回路およびデジタル内部回路
が形成されるアナログデジタル混在ＬＳＩとされ、前記
実施例１との相違点は、前記アナログＩ／Ｏ部およびデ
ジタルＩ／Ｏ部のＩ／Ｏセルの配置間隔が広い場合を考
慮して端子セルを設ける点である。

【００７１】すなわち、本実施例においては、たとえば
図２５に示すようにアナログＩ／Ｏ部２とアナログ内部
回路４との接続において、アナログＩ／Ｏ部２のＩ／Ｏ
セルが極端に広い間隔で配置される場合に、このＩ／Ｏ
セル間に、Ｉ／ＯセルのようなＰＡＤと入出力回路がな
く、かつ１つ以上のＡＶＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮ
Ｄの電源配線と、これに接続される１つ以上の電源端子
とが設けられている端子セル２５を１つまたは複数個配
置するようにしたものである。

【００７２】この端子セル２５は、たとえば図２６に示
すように、アナロググランド電位のＡＧＮＤ配線、デジ
タル電源電位のＶＣＣ配線、デジタルグランド電位のＧ
ＮＤ配線と、ＡＧＮＤ配線から内部接続用のＡＧＮＤ端
子が設けられている。これらの電源配線も、前記実施例
１と同様にＰＡＤサイズ程度、あるいはこれと同程度の
スリット構造またはシャント構造に形成されている。

【００７３】また、ＡＧＮＤ配線から１つのＡＧＮＤ端
子を引き出す場合の他に、たとえば図２７に示すよう
に、ＡＧＮＤ配線とＶＣＣ配線からそれぞれＡＧＮＤ端
子とＶＣＣ端子とを引き出すことも可能である。さら
に、それぞれから２つ以上の電源端子を引き出す場合、
ＧＮＤ配線などの他の電源配線から引き出すこともで
き、この場合には最短でアナログ内部回路４との接続が
可能となる。

【００７４】従って、本実施例のアナログデジタル混在
ＬＳＩのレイアウト設計によれば、信号または電源入出
力用のアナログＩ／Ｏ部、デジタルＩ／Ｏ部のＩ／Ｏセ
ルが極端に広い間隔で配置される場合でも、１つ以上の
ＡＶＣＣ、ＡＧＮＤ、ＶＣＣ、ＧＮＤの電源配線と、こ
れに接続される１つ以上の電源端子とが設けられる端子
セル２５を間に配置することにより、この端子セル２５
の電源端子を用いた接続によって電源配線を根元分岐と
等価な効果で、かつ最短距離で自動配線することがで
き、よって電源ノイズの影響を減少させることができ
る。

【００７５】（実施例３）図２８〜図３１は本発明のさ
らに他の実施例である半導体集積回路装置に用いられる
デジタルＩ／Ｏセルを示す回路図、レイアウト図、断面
図である。

【００７６】本実施例の半導体集積回路装置は、前記実
施例１および２と異なり、アナログデジタル混在ＬＳＩ
に用いても効果的ではあるが、特に純粋なアナログＬＳ
Ｉ、デジタルＬＳＩに用いた場合を考慮して、前記実施
例１および２と同様に電源配線および電源端子が設けら
れたデジタルＩ／Ｏセルを作成して使用することにより
電源ノイズの影響を減少させる効果が得られるようにし
たものである。

【００７７】すなわち、本実施例のようなアナログＬＳ
Ｉ、デジタルＬＳＩにおいては、特にデジタルＩ／Ｏ部
のデジタルＩ／Ｏセルのノイズ対策に配慮したものであ
り、たとえば図２８の回路図に示すように、ＰＡＤ１０
と内部用信号端子ＳＩＧ６との間に、ＰＭＯＳＱＰ９と
ＮＭＯＳＱＮ９、ＰＭＯＳＱＰ１０とＮＭＯＳＱＮ１０
がＶＣＣとＧＮＤ間に直列接続された２段のＣＭＯＳイ
ンバータ回路が接続されている。

【００７８】このノイズ対策のＩ／Ｏセルは、図２９の
ようなレイアウトパターンで、この図２９中のＸ−Ｘ’
部分は図３０のような断面構造、図２９中のＹ−Ｙ’部
分は図３１のような断面構造となっている。これは、前
記実施例１の図１０に対応する図１１〜図１３の構成
に、電源配線としてのＧＮＤ配線とこのＧＮＤ端子とが
追加された構造となっている。

【００７９】すなわち、このＧＮＤ配線は、図３０およ
び図３１に示すように配線層２４（ＡＬ２）により形成
され、配線層２４と配線層２１（ＡＬ１）がスルーホー
ル２３（ＴＨ２）を通じて接続されて内部接続用のＧＮ
Ｄ端子となっている。このＩ／Ｏセルと内部回路との接
続においては、配線層２１と配線層２４のどちらからで
も配線の接続が可能となっている。なお、この内部回路
との接続構造は予め決めて一方の配線層２１または２４
のみを形成してもよい。

【００８０】従って、本実施例のアナログＬＳＩ、デジ
タルＬＳＩにおいては、特にデジタルＩ／Ｏ部のＩ／Ｏ
セル内に、Ｉ／Ｏセル本来の端子と、ＧＮＤ配線と、こ
れに接続されるＧＮＤ端子とが設けられることにより、
このＩ／Ｏセルの電源端子を用いた接続によって、前記
実施例１および２と同様に電源配線を根元分岐と等価な
効果で自動配線することができ、よって電源ノイズの影
響を減少させることができる。

【００８１】以上、本発明者によってなされた発明を実
施例１〜３に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００８２】たとえば、Ｉ／Ｏセルに設けられるアナロ
グ入出力回路、デジタル入出力回路については、前記実
施例１〜３に示す回路構成の他に、他の種々の回路構成
についも広く適用可能である。また、Ｉ／Ｏセル、端子
セルのレイアウトパターン、断面構造などについても種
々の変形が可能であることはいうまでもない。

【００８３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８４】(1).半導体集積回路装置の自動配置配線に
おいて、信号入出力用のＩ／Ｏセル内に、Ｉ／Ｏセル本
来の信号端子の他に、少なくとも１つ以上の電源配線
と、このいずれか１つに接続される少なくとも１つ以上
の電源端子とを設けて、電源配線を根元分岐と等価な効
果で自動配線することができるので、電源ノイズなどの
影響によるアナログ部の精度の劣化を避けて、精度劣化
のない配置配線によるレイアウト設計が可能となる。

【００８５】(2).電源入出力用のＩ／Ｏセルについて
も、このＩ／Ｏセル内に、本来の電源端子と異なる電位
の少なくとも１つ以上の電源配線と、このいずれか１つ
に接続される少なくとも１つ以上の電源端子とを設ける
ことで、前記(1) の信号入出力用のＩ／Ｏセルと同様に
電源配線を根元分岐と等価な効果で自動配線することが
可能となる。

【００８６】(3).信号入出力用、電源入出力用のＩ／Ｏ
セルを間隔をおいて配置する場合には、これらのＩ／Ｏ
セル間に少なくとも１つ以上のＰＡＤを持たない端子セ
ルを配置し、この端子セル内に、少なくとも１つ以上の
電源配線と、このいずれか１つに接続される少なくとも
１つ以上の電源端子とを設けることで、前記(1),(2) の
Ｉ／Ｏセルと同様に電源配線を根元分岐と等価な効果で
自動配線できる上に、Ｉ／Ｏセルまたは端子セルの電源
端子と内部回路の電源端子間を最短で配線することがで
きるので、より一層、電源ノイズによる精度劣化を抑制
することが可能となる。

【００８７】(4).前記(1) 〜(3) により、Ｉ／Ｏセル、
端子セルと内部回路との接続を端子間の自動配線で行う
ことにより、自動配置配線終了後に行うレイアウト検証
においては、端子と端子の結線ずれや結線ミスの接続検
証のみを実施すればよいので、レイアウト検証にかかる
工数の軽減が可能となる。

【００８８】(5).前記(1) 〜(4) により、たとえばアナ
ログデジタル混在ＬＳＩ、さらにアナログＬＳＩ、デジ
タルＬＳＩなどのレイアウト設計において、自動配置配
線によって半導体基板上に所望とする集積回路を容易に
精度良く設計することができ、特に設計自動化が必須の
アナログ搭載ＡＳＩＣに利用して最も効果的にアナログ
特性の信頼性が確保できる半導体集積回路装置を得るこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置に用いられるＩ／
Ｏセルの基本概念を示す概略レイアウト図である。

【図２】本発明の実施例１である半導体集積回路装置を
示す概略レイアウト図である。

【図３】実施例１の半導体集積回路装置に用いられるＩ
／Ｏセルと、これに対して検討した比較例であるＩ／Ｏ
セルとの相違を説明するための概略レイアウト図であ
る。

【図４】実施例１において、Ｉ／Ｏセルの変形例を説明
するための概略レイアウト図である。

【図５】実施例１において、Ｉ／Ｏセルの他の変形例を
説明するための概略レイアウト図である。

【図６】実施例１において、標準アナログＩ／Ｏセルの
具体例を示す回路図である。

【図７】実施例１において、図６の標準アナログＩ／Ｏ
セルを示すレイアウト図である。

【図８】実施例１において、図７の標準アナログＩ／Ｏ
セルのＸ−Ｘ’部分を示す断面図である。

【図９】実施例１において、図７の標準アナログＩ／Ｏ
セルのＹ−Ｙ’部分を示す断面図である。

【図１０】実施例１において、デジタルＩ／Ｏセル（入
力バッファ）の具体例を示す回路図である。

【図１１】実施例１において、図１０のデジタルＩ／Ｏ
セルを示すレイアウト図である。

【図１２】実施例１において、図１１のデジタルＩ／Ｏ
セルのＸ−Ｘ’部分を示す断面図である。

【図１３】実施例１において、図１１のデジタルＩ／Ｏ
セルのＹ−Ｙ’部分を示す断面図である。

【図１４】実施例１において、デジタルＩ／Ｏセル（ト
ーテムポール出力）の具体例を示す回路図である。

【図１５】実施例１において、図１４のデジタルＩ／Ｏ
セルを示すレイアウト図である。

【図１６】実施例１において、デジタルＩ／Ｏセル（入
力バッファｐｕｌｌ−ｕｐ抵抗付）の具体例を示す回路
図である。

【図１７】実施例１において、図１６のデジタルＩ／Ｏ
セルを示すレイアウト図である。

【図１８】本発明に対して検討した比較例である半導体
集積回路装置において、ＮＭＯＳ単体によるセルの具体
例を示す回路図である。

【図１９】本発明に対して検討した比較例である半導体
集積回路装置において、図１８のセルを示すレイアウト
図である。

【図２０】本発明に対して検討した比較例である半導体
集積回路装置において、図１９のセルのＸ−Ｘ’部分を
示す断面図である。

【図２１】実施例１において、電源専用のＩ／Ｏセルの
具体例を示すレイアウト図である。

【図２２】実施例１において、電源専用のＩ／Ｏセルの
他の具体例を示すレイアウト図である。

【図２３】実施例１において、レイアウト設計の実行手
順を示すフロー図である。

【図２４】実施例１において、レイアウト検証を説明す
るための概略レイアウト図である。

【図２５】本発明の実施例２である半導体集積回路装置
の要部を示す概略レイアウト図である。

【図２６】実施例２の半導体集積回路装置に用いられる
端子セルを示す概略レイアウト図である。

【図２７】実施例２の半導体集積回路装置に用いられる
他の端子セルを示す概略レイアウト図である。

【図２８】本発明の実施例３である半導体集積回路装置
に用いられるデジタルＩ／Ｏセルを示す回路図である。

【図２９】実施例３において、図２８のデジタルＩ／Ｏ
セルを示すレイアウト図である。

【図３０】実施例３において、図２９のデジタルＩ／Ｏ
セルのＸ−Ｘ’部分を示す断面図である。

【図３１】実施例３において、図２９のデジタルＩ／Ｏ
セルのＹ−Ｙ’部分を示す断面図である。

【図３２】本発明に対して検討した比較例である半導体
集積回路装置を示す概略レイアウト図である。

【図３３】本発明に対して検討した比較例である半導体
集積回路装置において、図３２の要部を拡大して示す概
略レイアウト図である。

【図３４】本発明に対して検討した比較例である半導体
集積回路装置において、周回配線を説明するための要部
概略レイアウト図である。

【図３５】本発明に対して検討した比較例である半導体
集積回路装置において、セル間の端子間結線を説明する
ための概略レイアウト図である。

【符号の説明】

１半導体基板２アナログＩ／Ｏ部２ａアナログ信号Ｉ／Ｏ部２ｂアナログ電源Ｉ／Ｏ部３デジタルＩ／Ｏ部３ａデジタル信号Ｉ／Ｏ部３ｂデジタル電源Ｉ／Ｏ部４アナログ内部回路５デジタル内部回路６ＶＣＣ周回配線７ＧＮＤ周回配線８ＡＶＣＣ周回配線９ＡＧＮＤ周回配線１０ＶＣＣ配線１１ＧＮＤ配線１２ＡＶＣＣ配線１３ＡＧＮＤ配線１４ＬＯＣＯＳ１５拡散層１６Ｗｅｌｌ拡散層１７拡散層１８ゲート層１９絶縁膜２０スルーホール２１配線層２２絶縁膜２３スルーホール２４配線層２５端子セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者麻殖生健二東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者小口聡東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】論理回路を構成する複数の基本セルと、
前記論理回路に信号および電源を供給するための複数の
入出力セルとを自動配置し、これらの自動配置された複
数の基本セルの端子と複数の入出力セルの端子との間を
自動配線して、半導体基板上に所望の集積回路が形成さ
れる半導体集積回路装置であって、前記複数の入出力セ
ルのうちの信号入出力用として配置される入出力セルに
は、この入出力セル本来の信号端子の他に、少なくとも
１つ以上の電源配線と、この電源配線のいずれか１つに
接続される少なくとも１つ以上の電源端子とが設けられ
ていることを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記少なくとも１つ以上の電源配線は、前記入出
力セルの入出力パッドと入出力回路との間に配置される
ことを特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置であ
って、前記複数の入出力セルのうちの電源入出力用とし
て配置される入出力セルには、この入出力セル本来の電
源端子の他に、この電源端子と異なる電位の少なくとも
１つ以上の電源配線と、この電源配線のいずれか１つに
接続される少なくとも１つ以上の電源端子とが設けられ
ていることを特徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記少なくとも１つ以上の電源配線
と、前記少なくとも１つ以上の電源端子とは同じ層に一
体的に配置されることを特徴とする半導体集積回路装
置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、前記少なくとも１つ以上の電源
配線の幅は、前記入出力セルの入出力パッドの幅と同程
度とされることを特徴とする半導体集積回路装置。
【請求項６】請求項１、２、３または４記載の半導体
集積回路装置であって、前記少なくとも１つ以上の電源
配線は、少なくとも２つ以上に分割された複数の配線
と、これらの配線に対して異なる層または同じ層に配置
される配線との接続によりスリット構造に構成されるこ
とを特徴とする半導体集積回路装置。
【請求項７】請求項１、２、３または４記載の半導体
集積回路装置であって、前記少なくとも１つ以上の電源
配線は、少なくとも２つ以上の異なる層に配置される複
数の配線間の接続によりシャント構造に構成されること
を特徴とする半導体集積回路装置。
【請求項８】請求項１、２、３、４、５、６または７
記載の半導体集積回路装置であって、前記少なくとも１
つ以上の電源配線は異なる電位の電源配線とされること
を特徴とする半導体集積回路装置。
【請求項９】請求項１、２、３、４、５、６、７また
は８記載の半導体集積回路装置であって、前記少なくと
も１つ以上の電源配線の１つはアナロググランド配線と
されることを特徴とする半導体集積回路装置。
【請求項１０】論理回路を構成する複数の基本セル
と、複数の入出力セルとを自動配置し、これらの自動配
置された複数の基本セルの端子と複数の入出力セルの端
子との間を自動配線し、半導体基板上に所望の集積回路
が形成される半導体集積回路装置であって、前記複数の
入出力セルを間隔をおいて配置する場合に、前記入出力
セル間に少なくとも１つ以上の入出力パッドと入出力回
路を持たない端子セルを配置し、この端子セルには、少
なくとも１つ以上の電源配線と、この電源配線のいずれ
か１つに接続される少なくとも１つ以上の電源端子とが
設けられていることを特徴とする半導体集積回路装置。
【請求項１１】請求項１０記載の半導体集積回路装置
であって、前記少なくとも１つ以上の電源配線と、前記
少なくとも１つ以上の電源端子とは同じ層に一体的に配
置されることを特徴とする半導体集積回路装置。
【請求項１２】請求項１０または１１記載の半導体集
積回路装置であって、前記少なくとも１つ以上の電源配
線の幅は、前記入出力セルの入出力パッドの幅と同程度
とされることを特徴とする半導体集積回路装置。
【請求項１３】請求項１０または１１記載の半導体集
積回路装置であって、前記少なくとも１つ以上の電源配
線は、少なくとも２つ以上に分割された複数の配線と、
これらの配線に対して異なる層または同じ層に配置され
る配線との接続によりスリット構造に構成されることを
特徴とする半導体集積回路装置。
【請求項１４】請求項１０または１１記載の半導体集
積回路装置であって、前記少なくとも１つ以上の電源配
線は、少なくとも２つ以上の異なる層に配置される複数
の配線間の接続によりシャント構造に構成されることを
特徴とする半導体集積回路装置。
【請求項１５】請求項１０、１１、１２、１３または
１４記載の半導体集積回路装置であって、前記少なくと
も１つ以上の電源配線は異なる電位の電源配線とされる
ことを特徴とする半導体集積回路装置。
【請求項１６】請求項１０、１１、１２、１３、１４
または１５記載の半導体集積回路装置であって、前記少
なくとも１つ以上の電源配線の１つはアナロググランド
配線とされることを特徴とする半導体集積回路装置。