JPH06331705A - マルチチップ半導体装置 - Google Patents
マルチチップ半導体装置Info
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Abstract
(57)【要約】
【目的】 マルチチップ半導体装置に搭載された複数の
半導体チップの各々に対してオープンテストを可能にす
ること。 【構成】 基板２に搭載された各半導体チップ１−１、
１−２には、内部回路に接続された入出力パッドＰ1 、
Ｐ2 、この入出力パッドに接続されたスイッチングトラ
ンジスタＱn4、Ｑn6、このスイッチングトランジスタを
制御するための付加的入出力パッドＰ3 、Ｐ4 を設けて
いる。他方、基板２には、各半導体チップ１−１、１−
２の入出力パッドＰ1 、Ｐ2 に接続された入出力パッド
Ｐ1'、Ｐ2'、各半導体チップの付加的入出力パッド
Ｐ3 、Ｐ4 に接続された付加的入出力パッドＰ3'、
Ｐ4'、これら入出力パッドに接続された入出力ピンＴ1
及び付加的入出力パッドに接続されたテストピンＴ3 、
Ｔ4 を設けている。各テストピンＴ3、Ｔ4 の電圧によ
りスイッチングトランジスタをオン、オフすることによ
って半導体チップ１−１、１−２を個々に活性化、非活
性化する。
半導体チップの各々に対してオープンテストを可能にす
ること。 【構成】 基板２に搭載された各半導体チップ１−１、
１−２には、内部回路に接続された入出力パッドＰ1 、
Ｐ2 、この入出力パッドに接続されたスイッチングトラ
ンジスタＱn4、Ｑn6、このスイッチングトランジスタを
制御するための付加的入出力パッドＰ3 、Ｐ4 を設けて
いる。他方、基板２には、各半導体チップ１−１、１−
２の入出力パッドＰ1 、Ｐ2 に接続された入出力パッド
Ｐ1'、Ｐ2'、各半導体チップの付加的入出力パッド
Ｐ3 、Ｐ4 に接続された付加的入出力パッドＰ3'、
Ｐ4'、これら入出力パッドに接続された入出力ピンＴ1
及び付加的入出力パッドに接続されたテストピンＴ3 、
Ｔ4 を設けている。各テストピンＴ3、Ｔ4 の電圧によ
りスイッチングトランジスタをオン、オフすることによ
って半導体チップ１−１、１−２を個々に活性化、非活
性化する。
Description
【０００１】
【産業上の利用分野】本発明は複数の半導体チップを１
つの基板に搭載したマルチチップ半導体装置、特に、各
半導体チップのテスト機能の改良に関する。
つの基板に搭載したマルチチップ半導体装置、特に、各
半導体チップのテスト機能の改良に関する。
【０００２】
【従来の技術】まず、シングルチップ（ＭＯＳ）半導体
装置を図５を参照して説明する。すなわち、１つの半導
体チップ１が１つの基板（パッケージ）２に搭載されて
いる。半導体チップ１においては入出力パッドＰ1 がＰ
チャネルトランジスタＱP1及びＮチャネルトランジスタ
Ｑn1よりなる入力バッファに接続され、この場合、入出
力パッドＰ1 と入力バッファ（ＱP1、Ｑn1）との間に
は、過電圧（過大電圧、過小電圧）に対する保護ダイオ
ードＱP2、Ｑn2が接続されている。保護ダイオードＱP2
はソース−ゲート間が接続されたＰチャネルトランジス
タであり、従って、入出力パッドＰ1 の電圧がＶＣＣ＋
｜Ｖthp ｜（Ｖthp はＰチャネルトランジスタのしきい
値電圧）より大きくなったときに保護ダイオードＱP2が
オンとなって入出力パッドＰ1 の電圧（つまり、入力バ
ッファ（ＱP1、Ｑn1）の入力電圧）が高電圧になるのを
防止する。他方、保護ダイオードＱn2はソース−ゲート
間が接続されたＮチャネルトランジスタであり、従っ
て、入出力パッドＰ1 の電圧がＧＮＤ−Ｖthn （Ｖthn
はＮチャネルトランジスタのしきい値電圧）より小さく
なったときに保護ダイオードＱn2がオンとなって入出力
パッドＰ1 の電圧（つまり、入力バッファ（ＱP1、
Ｑn1）の入力電圧）が低電圧になるのを防止する。この
半導体チップ１の入出力パッドＰ1 はボンディングワイ
ヤＷ1 によって基板２の入出力パッドＰ1'に接続され、
さらに、この入出力パッドＰ1'は内部配線Ｃ1 によって
入出力ピンＴ1 に接続されている。
装置を図５を参照して説明する。すなわち、１つの半導
体チップ１が１つの基板（パッケージ）２に搭載されて
いる。半導体チップ１においては入出力パッドＰ1 がＰ
チャネルトランジスタＱP1及びＮチャネルトランジスタ
Ｑn1よりなる入力バッファに接続され、この場合、入出
力パッドＰ1 と入力バッファ（ＱP1、Ｑn1）との間に
は、過電圧（過大電圧、過小電圧）に対する保護ダイオ
ードＱP2、Ｑn2が接続されている。保護ダイオードＱP2
はソース−ゲート間が接続されたＰチャネルトランジス
タであり、従って、入出力パッドＰ1 の電圧がＶＣＣ＋
｜Ｖthp ｜（Ｖthp はＰチャネルトランジスタのしきい
値電圧）より大きくなったときに保護ダイオードＱP2が
オンとなって入出力パッドＰ1 の電圧（つまり、入力バ
ッファ（ＱP1、Ｑn1）の入力電圧）が高電圧になるのを
防止する。他方、保護ダイオードＱn2はソース−ゲート
間が接続されたＮチャネルトランジスタであり、従っ
て、入出力パッドＰ1 の電圧がＧＮＤ−Ｖthn （Ｖthn
はＮチャネルトランジスタのしきい値電圧）より小さく
なったときに保護ダイオードＱn2がオンとなって入出力
パッドＰ1 の電圧（つまり、入力バッファ（ＱP1、
Ｑn1）の入力電圧）が低電圧になるのを防止する。この
半導体チップ１の入出力パッドＰ1 はボンディングワイ
ヤＷ1 によって基板２の入出力パッドＰ1'に接続され、
さらに、この入出力パッドＰ1'は内部配線Ｃ1 によって
入出力ピンＴ1 に接続されている。
【０００３】また、半導体チップ１においては、Ｐチャ
ネルトランジスタＱP3及びＮチャネルトランジスタＱn3
よりなる出力バッファが入出力パッドＰ2 に接続されて
いる。この半導体チップ１の入出力パッドＰ2'はボンデ
ィングワイヤＷ2 によって基板２の入出力パッドＰ2'に
接続され、さらに、この入出力パッドＰ2'は内部配線Ｃ
2 によって入出力ピンＴ2 に接続されている。なお、出
力バッファ（ＱP3、Ｑn3）にも、保護ダイオードが等価
的に存在する。つまり、図６に示すごとく、ＣＭＯＳ構
造の場合には、Ｐ- 半導体基板に電源電圧ＧＮＤが印加
され、Ｐ- 半導体基板内のＮ+ 不純物層には出力バッフ
ァ（ＱP3、Ｑn3）の出力ＯＵＴつまり入出力パッドＰ2
が接続されているのでその間に形成されるＰＮ接合ダイ
オードＤ１が低電圧用保護ダイオードとして作用し、他
方の場合には、Ｎ- ウェルに電源電圧ＶＣＣが印加され
Ｎ- ウェル内のＰ+ 不純物層には出力バッファ（ＱP3、
Ｑn3）の出力ＯＵＴつまり入出力パッドＰ2 が接続され
ているのでその間に形成されるＰＮ接合ダイオードＤ２
が高電圧用保護ダイオードとして作用する。
ネルトランジスタＱP3及びＮチャネルトランジスタＱn3
よりなる出力バッファが入出力パッドＰ2 に接続されて
いる。この半導体チップ１の入出力パッドＰ2'はボンデ
ィングワイヤＷ2 によって基板２の入出力パッドＰ2'に
接続され、さらに、この入出力パッドＰ2'は内部配線Ｃ
2 によって入出力ピンＴ2 に接続されている。なお、出
力バッファ（ＱP3、Ｑn3）にも、保護ダイオードが等価
的に存在する。つまり、図６に示すごとく、ＣＭＯＳ構
造の場合には、Ｐ- 半導体基板に電源電圧ＧＮＤが印加
され、Ｐ- 半導体基板内のＮ+ 不純物層には出力バッフ
ァ（ＱP3、Ｑn3）の出力ＯＵＴつまり入出力パッドＰ2
が接続されているのでその間に形成されるＰＮ接合ダイ
オードＤ１が低電圧用保護ダイオードとして作用し、他
方の場合には、Ｎ- ウェルに電源電圧ＶＣＣが印加され
Ｎ- ウェル内のＰ+ 不純物層には出力バッファ（ＱP3、
Ｑn3）の出力ＯＵＴつまり入出力パッドＰ2 が接続され
ているのでその間に形成されるＰＮ接合ダイオードＤ２
が高電圧用保護ダイオードとして作用する。
【０００４】このように、図５においては、半導体チッ
プ１の入出力ピンたとえばＰ1 と基板２の入出力ピンた
とえばＴ1 とは１対１に対応している。
プ１の入出力ピンたとえばＰ1 と基板２の入出力ピンた
とえばＴ1 とは１対１に対応している。
【０００５】次に、図５のシングルチップ半導体装置の
オープン・ショートテストたとえば半導体チップ１の入
出力ピンＰ1 と基板２の入出力ピンＴ1 との接続をテス
トする場合について説明する。まず、半導体チップ１の
電源ＶＣＣ及びＧＮＤを図示しない入出力ピンを介して
ＯＶとする。次に、入出力ピンＴ1 を図７の（Ａ）に示
すダイオードブリッジ回路の端子Ｃに接続し、入出力ピ
ンＴ2 をＯＶにする。この状態で、ダイオードブリッジ
回路の端子Ａに−２Ｖ程度を印加し、端子Ｂ、Ｃ間に３
００μＡ程度の定電流を流す（参照：図７の（Ｂ））。
オープン・ショートテストたとえば半導体チップ１の入
出力ピンＰ1 と基板２の入出力ピンＴ1 との接続をテス
トする場合について説明する。まず、半導体チップ１の
電源ＶＣＣ及びＧＮＤを図示しない入出力ピンを介して
ＯＶとする。次に、入出力ピンＴ1 を図７の（Ａ）に示
すダイオードブリッジ回路の端子Ｃに接続し、入出力ピ
ンＴ2 をＯＶにする。この状態で、ダイオードブリッジ
回路の端子Ａに−２Ｖ程度を印加し、端子Ｂ、Ｃ間に３
００μＡ程度の定電流を流す（参照：図７の（Ｂ））。
【０００６】図５の回路にオープン・ショートの異常が
なければ、保護ダイオードとしてのＮチャネルトランジ
スタＱn2がオンとなり、この結果、入出力ピンＴ1 の電
圧つまりダイオードブリッジ回路の端子Ｃの電圧はＮチ
ャネルトランジスタのしきい値電圧−Ｖthn たとえば−
０．６Ｖとなる。
なければ、保護ダイオードとしてのＮチャネルトランジ
スタＱn2がオンとなり、この結果、入出力ピンＴ1 の電
圧つまりダイオードブリッジ回路の端子Ｃの電圧はＮチ
ャネルトランジスタのしきい値電圧−Ｖthn たとえば−
０．６Ｖとなる。
【０００７】図５の入出力ピンＴ1 と入出力ピンＴ2 と
の間がショートしていれば、入出力ピンＴ2 の電圧が０
Ｖであるので、入出力ピンＴ1 の電圧つまりダイオード
ブリッジ回路の端子Ｃの電圧は０Ｖとなる。また、図５
の入出力ピンＴ1 と入出力パッドＰ1 との間がオープン
であれば、入出力ピンＴ1 の電圧つまりダイオードブリ
ッジ回路の端子Ｃの電圧は端子Ａの電圧つまり−２Ｖと
なる。
の間がショートしていれば、入出力ピンＴ2 の電圧が０
Ｖであるので、入出力ピンＴ1 の電圧つまりダイオード
ブリッジ回路の端子Ｃの電圧は０Ｖとなる。また、図５
の入出力ピンＴ1 と入出力パッドＰ1 との間がオープン
であれば、入出力ピンＴ1 の電圧つまりダイオードブリ
ッジ回路の端子Ｃの電圧は端子Ａの電圧つまり−２Ｖと
なる。
【０００８】このように、ダイオードブリッジ回路の端
子Ｃの電圧が−０．６Ｖ、０Ｖ、−２Ｖのいずれかにあ
ることを判別することにより入出力ピンＴ1 と入出力パ
ッドＰ1 との接続テストを行える。入出力ピンＴ2 と入
出力パッドＰ2 との接続テストも図６に示すような内在
する保護ダイオードＤ１を利用して同様に行える。
子Ｃの電圧が−０．６Ｖ、０Ｖ、−２Ｖのいずれかにあ
ることを判別することにより入出力ピンＴ1 と入出力パ
ッドＰ1 との接続テストを行える。入出力ピンＴ2 と入
出力パッドＰ2 との接続テストも図６に示すような内在
する保護ダイオードＤ１を利用して同様に行える。
【０００９】次に、マルチチップ半導体装置を図８を参
照して説明する。すなわち、基板２には複数たとえば３
つの半導体チップ１−１、１−２、１−３が搭載されて
いる。各半導体チップ１−１、１−２、１−３の入出力
パッド（図示せず）は基板２の入出力パッドＰ' にボン
ディングワイヤ（図示せず）によって接続され、基板２
の入出力パッドＰ' は内部配線Ｃによって入出力ピンＴ
に接続されている。このようなマルチチップ半導体装置
においては、図示のごとく、複数の半導体チップの入出
力パッドが基板２の１つの入出力ピンＴに接続されてい
ることがある。
照して説明する。すなわち、基板２には複数たとえば３
つの半導体チップ１−１、１−２、１−３が搭載されて
いる。各半導体チップ１−１、１−２、１−３の入出力
パッド（図示せず）は基板２の入出力パッドＰ' にボン
ディングワイヤ（図示せず）によって接続され、基板２
の入出力パッドＰ' は内部配線Ｃによって入出力ピンＴ
に接続されている。このようなマルチチップ半導体装置
においては、図示のごとく、複数の半導体チップの入出
力パッドが基板２の１つの入出力ピンＴに接続されてい
ることがある。
【００１０】図９は図８の部分詳細図であって、２つの
半導体チップ１−１、１−２の入出力パッドが１つの入
出力ピンに接続されている場合を示す。すなわち、半導
体チップ１−１の入力バッファ（ＱP1、Ｑn1）に接続さ
れた入出力パッドＰ1 と半導体チップ１−２の出力バッ
ファ（ＱP3、Ｑn3）に接続された入出力パッドＰ2 が基
板２の入出力パッドＰ1'、Ｐ2'及び内部配線Ｃ1 を介し
て１つの入出力ピンＴ1 に接続されている。
半導体チップ１−１、１−２の入出力パッドが１つの入
出力ピンに接続されている場合を示す。すなわち、半導
体チップ１−１の入力バッファ（ＱP1、Ｑn1）に接続さ
れた入出力パッドＰ1 と半導体チップ１−２の出力バッ
ファ（ＱP3、Ｑn3）に接続された入出力パッドＰ2 が基
板２の入出力パッドＰ1'、Ｐ2'及び内部配線Ｃ1 を介し
て１つの入出力ピンＴ1 に接続されている。
【００１１】
【発明が解決しようとしている課題】しかしながら、図
９に示す入出力ピンＴ1 と入出力パッドＰ1 、Ｐ2 との
接続テストを図７に示すダイオードブリッジ回路によっ
て行うと、入出力ピンＴ1 と入出力パッドＰ1 との間が
オープンでありかつ入出力ピンＴ1 と入出力パッドＰ2
との間がオープンである場合のみオープンと判別できる
が、いずれか一方のみがオープンの場合には正常に接続
されて半導体チップの保護ダイオードがオンするのでオ
ープンと判別できないという課題がある。
９に示す入出力ピンＴ1 と入出力パッドＰ1 、Ｐ2 との
接続テストを図７に示すダイオードブリッジ回路によっ
て行うと、入出力ピンＴ1 と入出力パッドＰ1 との間が
オープンでありかつ入出力ピンＴ1 と入出力パッドＰ2
との間がオープンである場合のみオープンと判別できる
が、いずれか一方のみがオープンの場合には正常に接続
されて半導体チップの保護ダイオードがオンするのでオ
ープンと判別できないという課題がある。
【００１２】なお、特定の半導体チップを不活性にする
ＥＣＩＰＴテスト構造体と呼ばれるものがあるが（参
照：特開昭６４−１０１８４号公報）、このようなテス
ト構造体を半導体チップ内に設けても個々の半導体チッ
プのオープン・ショートテストは不可能である。従っ
て、本発明の目的は、個々の半導体チップのオープン・
ショートテストが可能なマルチチップ半導体装置を提供
することにある。
ＥＣＩＰＴテスト構造体と呼ばれるものがあるが（参
照：特開昭６４−１０１８４号公報）、このようなテス
ト構造体を半導体チップ内に設けても個々の半導体チッ
プのオープン・ショートテストは不可能である。従っ
て、本発明の目的は、個々の半導体チップのオープン・
ショートテストが可能なマルチチップ半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、各半導体チップ
１−１、１−２には、内部回路に接続された入出力パッ
ドＰ1 、Ｐ2 、この入出力パッドＰ1 、Ｐ2 と電源線Ｇ
ＮＤとの間に接続されたスイッチングトランジスタ
Ｑn4、Ｑn6、このスイッチングトランジスタＱn4、Ｑn6
を制御するための付加的入出力パッドＰ3 、Ｐ4 を設け
ている。他方、基板２には、各半導体チップ１−１、１
−２の入出力パッドＰ1 、Ｐ2に接続された入出力パッ
ドＰ1'、Ｐ2'、各半導体チップ１−１、１−２の付加的
入出力パッドＰ3 、Ｐ4 に接続された付加的入出力パッ
ドＰ3'、Ｐ4'、これら入出力パッドＰ1'、Ｐ2'に接続さ
れた入出力ピンＴ1 及び付加的入出力パッドＰ3'、Ｐ4'
に接続されたテストピンＴ3 、Ｔ4 を設けている。
めの手段は図１に示される。すなわち、各半導体チップ
１−１、１−２には、内部回路に接続された入出力パッ
ドＰ1 、Ｐ2 、この入出力パッドＰ1 、Ｐ2 と電源線Ｇ
ＮＤとの間に接続されたスイッチングトランジスタ
Ｑn4、Ｑn6、このスイッチングトランジスタＱn4、Ｑn6
を制御するための付加的入出力パッドＰ3 、Ｐ4 を設け
ている。他方、基板２には、各半導体チップ１−１、１
−２の入出力パッドＰ1 、Ｐ2に接続された入出力パッ
ドＰ1'、Ｐ2'、各半導体チップ１−１、１−２の付加的
入出力パッドＰ3 、Ｐ4 に接続された付加的入出力パッ
ドＰ3'、Ｐ4'、これら入出力パッドＰ1'、Ｐ2'に接続さ
れた入出力ピンＴ1 及び付加的入出力パッドＰ3'、Ｐ4'
に接続されたテストピンＴ3 、Ｔ4 を設けている。
【００１４】
【作用】上述の手段によれば、各半導体チップ１−１、
１−２に設けられたスイッチングトランジスタＱn4、Ｑ
n6をオン、オフ制御することにより、半導体チップの各
入出力部を活性化、非活性化する。
１−２に設けられたスイッチングトランジスタＱn4、Ｑ
n6をオン、オフ制御することにより、半導体チップの各
入出力部を活性化、非活性化する。
【００１５】
【実施例】図２は本発明に係るマルチチップ半導体装置
の第１の実施例を示す。図２においては、図９の構成要
素に、スイッチとしてのＮチャネルトランジスタＱn4、
保護ダイオードとしてのＰチャネルトランジスタＱP5及
びＮチャネルトランジスタＱn5、入出力パッドＰ3 、Ｐ
3'、テストピンＴ3 、スイッチとしてのＮチャネルトラ
ンジスタＱn6、保護ダイオードとしてのＰチャネルトラ
ンジスタＱP7及びＮチャネルトランジスタＱn7、入出力
パッドＰ4 、Ｐ4'、テストピンＴ4 が付加されている。
すなわち、半導体チップ１−１の入出力パッドＰ3 の電
圧によりトランジスタＱn4をオン、オフ制御するもので
あり、この入出力パッドＰ3 は基板２の入出力パッドＰ
3'にボンディングワイヤＷ3 によって接続され、さらに
内部配線Ｃ3 によってテストピンＴ3 に接続されてい
る。同様に、半導体チップ１−２の入出力パッドＰ4 の
電圧によりトランジスタＱn6をオン、オフ制御するもの
であり、この入出力パッドＰ3 は基板２の入出力パッド
Ｐ4'にボンディングワイヤＷ4 によって接続され、さら
に内部配線Ｃ3 によってテストピンＴ4 に接続されてい
る。この場合、入出力パッドＰ3 の過電圧を防止するた
めに保護ダイオードＱP5、Ｑn5が設けられ、入出力パッ
ドＰ4 の過電圧を防止するために保護ダイオードＱP7、
Ｑn7が設けられている。
の第１の実施例を示す。図２においては、図９の構成要
素に、スイッチとしてのＮチャネルトランジスタＱn4、
保護ダイオードとしてのＰチャネルトランジスタＱP5及
びＮチャネルトランジスタＱn5、入出力パッドＰ3 、Ｐ
3'、テストピンＴ3 、スイッチとしてのＮチャネルトラ
ンジスタＱn6、保護ダイオードとしてのＰチャネルトラ
ンジスタＱP7及びＮチャネルトランジスタＱn7、入出力
パッドＰ4 、Ｐ4'、テストピンＴ4 が付加されている。
すなわち、半導体チップ１−１の入出力パッドＰ3 の電
圧によりトランジスタＱn4をオン、オフ制御するもので
あり、この入出力パッドＰ3 は基板２の入出力パッドＰ
3'にボンディングワイヤＷ3 によって接続され、さらに
内部配線Ｃ3 によってテストピンＴ3 に接続されてい
る。同様に、半導体チップ１−２の入出力パッドＰ4 の
電圧によりトランジスタＱn6をオン、オフ制御するもの
であり、この入出力パッドＰ3 は基板２の入出力パッド
Ｐ4'にボンディングワイヤＷ4 によって接続され、さら
に内部配線Ｃ3 によってテストピンＴ4 に接続されてい
る。この場合、入出力パッドＰ3 の過電圧を防止するた
めに保護ダイオードＱP5、Ｑn5が設けられ、入出力パッ
ドＰ4 の過電圧を防止するために保護ダイオードＱP7、
Ｑn7が設けられている。
【００１６】従って、図２の半導体チップ１−１の入出
力パッドＰ1 と基板２の入出力ピンＴ1 とのオープンテ
ストを行う場合、テストピンＴ3 をハイレベルにし、テ
ストピンＴ4 、電源ＶＣＣ、ＧＮＤを０Ｖとし、入出力
ピンＴ1 に適当な電圧たとえば２〜３Ｖ（トランジスタ
Ｑn4のオン抵抗を約３ＫΩとした場合）を印加させる。
これにより、トランジスタＱn4をオンにし、トランジス
タＱn6をオフにする。この結果、半導体チップ１−１の
入出力パッドＰ1 と基板２の入出力ピンＴ1 との間に異
常がなければ、トランジスタＱn4のドレイン−ソース間
に流れる電流たとえば約１ｍＡを観測でき、つまり、ト
ランジスタＱn6がオフしているので半導体チップ１−１
のみのオープンテストが可能となる。
力パッドＰ1 と基板２の入出力ピンＴ1 とのオープンテ
ストを行う場合、テストピンＴ3 をハイレベルにし、テ
ストピンＴ4 、電源ＶＣＣ、ＧＮＤを０Ｖとし、入出力
ピンＴ1 に適当な電圧たとえば２〜３Ｖ（トランジスタ
Ｑn4のオン抵抗を約３ＫΩとした場合）を印加させる。
これにより、トランジスタＱn4をオンにし、トランジス
タＱn6をオフにする。この結果、半導体チップ１−１の
入出力パッドＰ1 と基板２の入出力ピンＴ1 との間に異
常がなければ、トランジスタＱn4のドレイン−ソース間
に流れる電流たとえば約１ｍＡを観測でき、つまり、ト
ランジスタＱn6がオフしているので半導体チップ１−１
のみのオープンテストが可能となる。
【００１７】同様に、図２の半導体チップ１−２の入出
力パッドＰ2 と基板２の入出力ピンＴ1 とのオープンテ
ストを行う場合、テストピンＴ4 をハイレベルにし、テ
ストピンＴ3 、電源ＶＣＣ、ＧＮＤを０Ｖとし、入出力
ピンＴ1 に適当な電圧たとえば２〜３Ｖを印加させる。
これにより、トランジスタＱn6をオンにし、トランジス
タＱn4をオフにする。この結果、半導体チップ１−２の
入出力パッドＰ1 と基板２の入出力ピンＴ1 との間に異
常がなければ、トランジスタＱn6のドレイン−ソース間
に流れる電流たとえば約１ｍＡを観測でき、つまり、ト
ランジスタＱn4がオフしているので半導体チップ１−２
のみのオープンテストが可能となる。
力パッドＰ2 と基板２の入出力ピンＴ1 とのオープンテ
ストを行う場合、テストピンＴ4 をハイレベルにし、テ
ストピンＴ3 、電源ＶＣＣ、ＧＮＤを０Ｖとし、入出力
ピンＴ1 に適当な電圧たとえば２〜３Ｖを印加させる。
これにより、トランジスタＱn6をオンにし、トランジス
タＱn4をオフにする。この結果、半導体チップ１−２の
入出力パッドＰ1 と基板２の入出力ピンＴ1 との間に異
常がなければ、トランジスタＱn6のドレイン−ソース間
に流れる電流たとえば約１ｍＡを観測でき、つまり、ト
ランジスタＱn4がオフしているので半導体チップ１−２
のみのオープンテストが可能となる。
【００１８】また、図２のマルチチップ半導体装置を図
７に示すテスト回路でオープンテストを行う場合につい
て考察すると、テストピンＴ3 をハイレベル、テストピ
ンＴ4 を０Ｖとし、また、電源ＶＣＣ及びＧＮＤを０Ｖ
とする。この状態で図７の（Ａ）に示すダイオードブリ
ッジ回路の端子Ｃと入出力ピンＴ1 に接続し、端子Ａに
−２Ｖ程度を印加し、端子Ｂ、Ｃ間に３００μＡ程度の
低電流を流す（参照：図７の（Ｂ））。この結果、図２
の入出力ピンＴ1 と半導体チップ１−１の入出力パッド
Ｐ1 との間に異常がなければ、トランジスタＱn4がオン
であるので、入出力ピンＴ1 の電圧つまりダイオードブ
リッジ回路の端子の電圧は０Ｖとなる。他方、図の入出
力ピンＴ1 と入出力パッドＰ1 との間がオープンであれ
ば、入出力ピンＴ1 の電圧つまりダイオードブリッジ回
路の端子Ｃの電圧は端子Ａの電圧つまり−２Ｖとなる。
このように、ダイオードブリッジ回路の端子Ｃの電圧が
０Ｖ、−２Ｖのいずれかにあることを判別することによ
り入出力ピンＴ1 と半導体チップ１−１の入出力パッド
Ｐ1 との接続テストを行える。
７に示すテスト回路でオープンテストを行う場合につい
て考察すると、テストピンＴ3 をハイレベル、テストピ
ンＴ4 を０Ｖとし、また、電源ＶＣＣ及びＧＮＤを０Ｖ
とする。この状態で図７の（Ａ）に示すダイオードブリ
ッジ回路の端子Ｃと入出力ピンＴ1 に接続し、端子Ａに
−２Ｖ程度を印加し、端子Ｂ、Ｃ間に３００μＡ程度の
低電流を流す（参照：図７の（Ｂ））。この結果、図２
の入出力ピンＴ1 と半導体チップ１−１の入出力パッド
Ｐ1 との間に異常がなければ、トランジスタＱn4がオン
であるので、入出力ピンＴ1 の電圧つまりダイオードブ
リッジ回路の端子の電圧は０Ｖとなる。他方、図の入出
力ピンＴ1 と入出力パッドＰ1 との間がオープンであれ
ば、入出力ピンＴ1 の電圧つまりダイオードブリッジ回
路の端子Ｃの電圧は端子Ａの電圧つまり−２Ｖとなる。
このように、ダイオードブリッジ回路の端子Ｃの電圧が
０Ｖ、−２Ｖのいずれかにあることを判別することによ
り入出力ピンＴ1 と半導体チップ１−１の入出力パッド
Ｐ1 との接続テストを行える。
【００１９】同様に、テストピンＴ4 をハイレベル、テ
ストピンＴ3 を０Ｖとし、また、電源ＶＣＣ及びＧＮＤ
を０Ｖとすると、ダイオードブリッジ回路の端子Ｃの電
圧が０Ｖ、−２Ｖのいずれかにあることを判別すること
により入出力ピンＴ1 と半導体チップ１−２の入出力パ
ッドＰ2 との接続テストを行える。
ストピンＴ3 を０Ｖとし、また、電源ＶＣＣ及びＧＮＤ
を０Ｖとすると、ダイオードブリッジ回路の端子Ｃの電
圧が０Ｖ、−２Ｖのいずれかにあることを判別すること
により入出力ピンＴ1 と半導体チップ１−２の入出力パ
ッドＰ2 との接続テストを行える。
【００２０】図３は本発明に係るマルチチップ半導体装
置の第２の実施例を示す。図３においては、図２におけ
る保護ダイオードとしてのＮチャネルトランジスタＱn2
のゲートを入出力パッドＰ3 に接続せしめ、図２のＮチ
ャネルトランジスタＱn4をも兼用せしめたものである。
これにより、半導体チップ１−１の素子数を減少でき
る。なお、出力バッファ（ＱP3、Ｑn3）に内在する保護
ダイオードの場合には（参照：図６）、このような保護
ダイオードをスイッチングトランジスタに兼用できな
い。図３のマルチチップ半導体装置のオープンテスト動
作は図２のマルチチップ半導体装置のオープンテスト動
作と全く同一であるので省略する。
置の第２の実施例を示す。図３においては、図２におけ
る保護ダイオードとしてのＮチャネルトランジスタＱn2
のゲートを入出力パッドＰ3 に接続せしめ、図２のＮチ
ャネルトランジスタＱn4をも兼用せしめたものである。
これにより、半導体チップ１−１の素子数を減少でき
る。なお、出力バッファ（ＱP3、Ｑn3）に内在する保護
ダイオードの場合には（参照：図６）、このような保護
ダイオードをスイッチングトランジスタに兼用できな
い。図３のマルチチップ半導体装置のオープンテスト動
作は図２のマルチチップ半導体装置のオープンテスト動
作と全く同一であるので省略する。
【００２１】図４はマルチチップ半導体装置のテストフ
ローを示す図である。まず、ステップ４０１において、
シングルチップ半導体装置と同様にショートテストを行
う。この場合、すべてのテストピンたとえばＴ3 、Ｔ4
を０Ｖとする。この結果、ショートが検出されればリペ
アステップに進み、ショートが検出されなければステッ
プ４０２に進む。
ローを示す図である。まず、ステップ４０１において、
シングルチップ半導体装置と同様にショートテストを行
う。この場合、すべてのテストピンたとえばＴ3 、Ｔ4
を０Ｖとする。この結果、ショートが検出されればリペ
アステップに進み、ショートが検出されなければステッ
プ４０２に進む。
【００２２】ステップ４０２では、シングルチップ半導
体装置と同様に、オープンテストを行う。この場合に
も、すべてのテストピンたとえばＴ3 、Ｔ4 を０Ｖとす
る。これにより、基板の入出力ピンとその入出力ピンに
接続されている複数の半導体チップの入出力パッドとの
間ですべての接続がオープンである場合に不良として検
出され、また、基板の入出力ピンとその入出力ピンに接
続されている１つの半導体チップの入出力パッドとの間
でその接続がオープンである場合に不良として検出され
る。この結果、オープンが検出されなければリペアステ
ップに進み、オープンが検出されなければ、ステップ４
０３に進む。
体装置と同様に、オープンテストを行う。この場合に
も、すべてのテストピンたとえばＴ3 、Ｔ4 を０Ｖとす
る。これにより、基板の入出力ピンとその入出力ピンに
接続されている複数の半導体チップの入出力パッドとの
間ですべての接続がオープンである場合に不良として検
出され、また、基板の入出力ピンとその入出力ピンに接
続されている１つの半導体チップの入出力パッドとの間
でその接続がオープンである場合に不良として検出され
る。この結果、オープンが検出されなければリペアステ
ップに進み、オープンが検出されなければ、ステップ４
０３に進む。
【００２３】ステップ４０３では、本発明によって設け
られたテストピンたとえばＴ3 、Ｔ4 を用いてオープン
テストを行う。つまり、特定のテストピンをハイレベル
にし、他のテストピンを０Ｖとすることにより、基板の
入出力ピンとその入出力ピンに接続されている複数の半
導体チップの入出力パッドとの接続において、特定の接
続におけるオープンテストを行う。この結果、オープン
が検出されれば、リペアステップに進み、オープンが検
出されなければファンクションテストに進む。
られたテストピンたとえばＴ3 、Ｔ4 を用いてオープン
テストを行う。つまり、特定のテストピンをハイレベル
にし、他のテストピンを０Ｖとすることにより、基板の
入出力ピンとその入出力ピンに接続されている複数の半
導体チップの入出力パッドとの接続において、特定の接
続におけるオープンテストを行う。この結果、オープン
が検出されれば、リペアステップに進み、オープンが検
出されなければファンクションテストに進む。
【００２４】
【発明の効果】以上説明したように本発明によれば、マ
ルチチップ半導体装置に搭載された複数の半導体チップ
の個々に対してオープンテストを行うことができる。
ルチチップ半導体装置に搭載された複数の半導体チップ
の個々に対してオープンテストを行うことができる。
【図１】本発明の基本構成を示す回路図である。
【図２】本発明に係るマルチチップ半導体装置の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【図３】本発明に係るマルチチップ半導体装置の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【図４】本発明に係るマルチチップ半導体装置のテスト
フローである。
フローである。
【図５】従来のシングルチップ半導体装置を示す回路図
である。
である。
【図６】図５の出力バッファを示す断面図である。
【図７】オープン・ショートテスト回路を示す回路図で
ある。
ある。
【図８】従来のマルチチップ半導体装置を示す図であ
る。
る。
【図９】図８の詳細な部分回路図である。
１、１−１、１−２…半導体チップ ２…基板 ＱP1、Ｑn1…入力バッファ ＱP2、Ｑn2…保護ダイオード ＱP3、Ｑn3…出力バッファ Ｑn4…スイッチングトランジスタ ＱP5、Ｑn5…保護ダイオード Ｑn6…スイッチングトランジスタ ＱP7、Ｑn7…保護ダイオード Ｐ1 、Ｐ2 …入出力パッド Ｗ1 、Ｗ2 、Ｗ3 、Ｗ4 …ボンディングワイヤ Ｐ1'、Ｐ2'…入出力パッド Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 …内部配線 Ｔ1 、Ｔ2 …入出力ピン Ｔ3 、Ｔ4 …テストピン
Claims (8)
- 【請求項１】 複数の半導体チップ（１−１、１−２）
を１つの基板（２）上に搭載したマルチチップ半導体装
置において、 前記各半導体チップは、内部回路に接続された入出力パ
ッド（Ｐ1 、Ｐ2 ）と、該入出力パッドと電源線（ＧＮ
Ｄ）との間に接続されたスイッチングトランジスタ（Ｑ
n4、Ｑn6）と、該スイッチングトランジスタを制御する
ための付加的入出力パッド（Ｐ3 、Ｐ4 ）とを具備し、 前記基板は、前記各半導体チップの入出力パッドに接続
された入出力パッド（Ｐ1'、Ｐ2'）と、前記各半導体チ
ップの付加的入出力パッドに接続された付加的入出力パ
ッド（Ｐ3'、Ｐ4'）と、前記入出力パッド（Ｐ1'、
Ｐ2'）に接続された入出力ピン（Ｔ1 ）と、前記付加的
入出力パッドに接続されたテストピン（Ｔ3、Ｔ4 ）と
を具備することを特徴とするマルチチップ半導体装置。 - 【請求項２】 さらに、前記各半導体チップは前記入出
力パッド（Ｐ1 ）と前記内部回路との間に過電圧保護ダ
イオード（Ｑn2）を具備し、前記過電圧保護ダイオード
を前記スイッチングトランジスタとして用いる請求項１
に記載のマルチチップ半導体装置。 - 【請求項３】 複数の半導体チップ（１−１、１−２）
を１つの基板（２）上に搭載したマルチチップ半導体装
置において、 前記各半導体チップは、内部回路に接続された入出力パ
ッド（Ｐ1 、Ｐ2 ）と、該入出力パッドと電源線（ＧＮ
Ｄ）との間に接続されたスイッチングトランジスタ（Ｑ
n4、Ｑn6）と、該スイッチングトランジスタのゲートに
接続された付加的入出力パッド（Ｐ3 、Ｐ4 ）とを具備
し、 前記基板は、前記各半導体チップの入出力パッドにボン
ディングワイヤ（Ｗ1、Ｗ2 ）により接続された入出力
パッド（Ｐ1'、Ｐ2'）と、前記各半導体チップの付加的
入出力パッドにボンディングワイヤ（Ｗ3 、Ｗ4 ）によ
り接続された付加的入出力パッド（Ｐ3'、Ｐ4'）と、前
記入出力パッド（Ｐ1'、Ｐ2'）に接続された入出力ピン
（Ｔ1 ）と、前記付加的入出力パッドに配線パターン
（Ｃ3 、Ｃ4 ）により接続されたテストピン（Ｔ3 、Ｔ
4 ）とを具備することを特徴とするマルチチップ半導体
装置。 - 【請求項４】 さらに、前記各半導体チップは前記入出
力パッド（Ｐ1 ）と前記内部回路との間に過電圧保護ダ
イオード（Ｑn2）を具備し、該過電圧保護ダイオードを
前記スイッチングトランジスタとして用いる請求項３に
記載のマルチチップ半導体装置。 - 【請求項５】 複数の半導体チップ（１−１、１−２）
を１つの基板（２）上に搭載したマルチチップ半導体装
置において、 前記各半導体チップは、入出力バッファ（ＱP1、Ｑn1）
に接続されかつ過電圧保護ダイオード（ＱP2、Ｑn2）が
接続されもしくは内在する入出力パッド（Ｐ1、Ｐ2 ）
と、該入出力パッドと電源線（ＧＮＤ）との間に接続さ
れたスイッチングトランジスタ（Ｑn4、Ｑn6）と、該ス
イッチングトランジスタを制御するための付加的入出力
パッド（Ｐ3 、Ｐ4 ）とを具備し、 前記基板は、前記各半導体チップの入出力パッドに接続
された入出力パッド（Ｐ1'、Ｐ2'）と、前記各半導体チ
ップの付加的入出力パッドに接続された付加的入出力パ
ッド（Ｐ3'、Ｐ4'）と、前記入出力パッド（Ｐ1'、
Ｐ2'）に接続された入出力ピン（Ｔ1 ）と、前記付加的
入出力パッドに接続されたテストピン（Ｔ3、Ｔ4 ）と
を具備することを特徴とするマルチチップ半導体装置。 - 【請求項６】 前記接続された過電圧保護ダイオード
（Ｑn2）を前記スイッチングトランジスタとして用いる
請求項５に記載のマルチチップ半導体装置。 - 【請求項７】 複数の半導体チップ（１−１、１−２）
を１つの基板（２）上に搭載したマルチチップ半導体装
置において、 前記各半導体チップは、入出力バッファ（ＱP1、Ｑn1）
に接続されかつ過電圧保護ダイオード（ＱP2、Ｑn2）が
接続されもしくは内在する入出力パッド（Ｐ1、Ｐ2 ）
と、該入出力パッドと電源線（ＧＮＤ）との間に接続さ
れたスイッチングトランジスタ（Ｑn4、Ｑn6）と、該ス
イッチングトランジスタを制御するための付加的入出力
パッド（Ｐ3 、Ｐ4 ）とを具備し、 前記基板は、前記各半導体チップの入出力パッドにボン
ディングワイヤ（Ｗ1、Ｗ2 ）により接続された入出力
パッド（Ｐ1'、Ｐ2'）と、前記各半導体チップの付加的
入出力パッドにボンディングワイヤ（Ｗ3 、Ｗ4 ）によ
り接続された付加的入出力パッド（Ｐ3'、Ｐ4'）と、前
記入出力パッド（Ｐ1'、Ｐ2'）に接続された入出力ピン
（Ｔ1 ）と、前記付加的入出力パッドに配線パターン
（Ｃ3 、Ｃ4 ）により接続されたテストピン（Ｔ3 、Ｔ
4 ）とを具備することを特徴とするマルチチップ半導体
装置。 - 【請求項８】 前記接続された過電圧保護ダイオード
（Ｑn2）を前記スイッチングトランジスタとして用いる
請求項７に記載のマルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14008393A JP2903946B2 (ja) | 1993-05-19 | 1993-05-19 | マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14008393A JP2903946B2 (ja) | 1993-05-19 | 1993-05-19 | マルチチップ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06331705A true JPH06331705A (ja) | 1994-12-02 |
| JP2903946B2 JP2903946B2 (ja) | 1999-06-14 |
Family
ID=15260569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14008393A Expired - Lifetime JP2903946B2 (ja) | 1993-05-19 | 1993-05-19 | マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903946B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018462A (en) * | 1997-06-30 | 2000-01-25 | Nec Corporation | Multi-tip module |
| JP2003057284A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置及びその試験方法 |
| KR20030019081A (ko) * | 2001-08-28 | 2003-03-06 | 미쓰비시덴키 가부시키가이샤 | 핀 콘택트 불량을 적절히 검출할 수 있는 반도체 집적 회로 |
| JP2009139273A (ja) * | 2007-12-07 | 2009-06-25 | Elpida Memory Inc | 積層型半導体装置および導通テスト方法 |
| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
| EP3594704A1 (en) * | 2018-07-13 | 2020-01-15 | Allegro MicroSystems, LLC | Integrated circuit with connectivity error detection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3611522B1 (en) | 2018-08-14 | 2021-05-05 | NXP USA, Inc. | Embedded test circuitry and method therefor |
-
1993
- 1993-05-19 JP JP14008393A patent/JP2903946B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018462A (en) * | 1997-06-30 | 2000-01-25 | Nec Corporation | Multi-tip module |
| JP2003057284A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置及びその試験方法 |
| KR20030019081A (ko) * | 2001-08-28 | 2003-03-06 | 미쓰비시덴키 가부시키가이샤 | 핀 콘택트 불량을 적절히 검출할 수 있는 반도체 집적 회로 |
| US6900628B2 (en) | 2001-08-28 | 2005-05-31 | Renesas Technology Corp. | Semiconductor integrated circuit allowing proper detection of pin contact failure |
| JP2009139273A (ja) * | 2007-12-07 | 2009-06-25 | Elpida Memory Inc | 積層型半導体装置および導通テスト方法 |
| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
| EP3594704A1 (en) * | 2018-07-13 | 2020-01-15 | Allegro MicroSystems, LLC | Integrated circuit with connectivity error detection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903946B2 (ja) | 1999-06-14 |
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