KR100206700B1 - 반도체 메모리 장치의 패드 연결방법 - Google Patents

Abstract

1.청구 범위에 기재된 발명이 속한 기술분야 :

본 발명은 반도체 메모리 장치의 패드 연결방법에 관한 것이다.

2.발명이 해결하려고 하는 기술적 과제 :

본 발명은 웨이퍼 테스트시 또는 본딩시에 하나의 전송 패드만을 사용하여 테스트 및 칩내부 동작을 제어함으로써 별도의 테스트용 패드를 필요치 않게 되어 칩면적을 줄일 수 있는 패드 연결방법을 제공한다.

3.발명의 해결방법의 요지 :

반도체 메모리 장치의 패드 연결방법에 있어서 : 웨이퍼 테스트시 하나의 공통 패드가 상기 칩내부회로에 연결되며 상기 외부입력에 응답하여 소정 레벨의 웨이퍼 테스트 신호를 상기 테스트회로로 출력하는 과정과 ; 패키지 이후, 상기 데이타 전송시 외부입력에 응답하여 공통 패드의 출력으로 상기 테스트 신호를 차단하고 상기 칩내부회로를 동작시키는 과정을 포함함을 요지로 한다.

4.발명의 중요한 용도 :

본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 패드 연결방법

제1도는 종래 기술에 따른 패드 연결방법을 나타내는 구성도.

제2도는 본 발명의 실시예에 따른 패드 연결방법을 나타내는 구성도.

제3도는 제2도의 입력버퍼 동작제어신호 발생회로의 상세회로도.

제4도는 본 발명의 또다른 실시예에 따른 패드 연결방법을 나타내는 구성도.

본 발명은 메모리 장치에 관한 것으로, 특히 전송 패드로서 테스트용 패드의 역할을 동시에 하여 칩면적을 줄이는 반도체 메모리 장치의 패드 연결방법에 관한 것이다.

일반적으로, 반도체 메모리 장치에 있어서 생산성의 향상을 위해서 온-웨이퍼(On-Wafer)상태로 보다 많은 테스트를 진행하는 것이 현재의 추세다. 이는 첫째, 패키지(Package) 이후의 테스트 단계를 줄여서 테스트의 생산성을 높이고, 둘째, 페일 부분(Fail Parts)을 조기에 스크리닝(Screening)함으로써 페일 부분을 패키지하고 또 테스트함으로써 발생하는 손실을 줄이기 위함이다. 따라서, 이러한 온-웨이퍼 상태에서 테스트를 진행하는 과정에서는 쎌 테스트(Cell Test) 및 페일 쎌을 리던던시(Redundancy) 쎌로 대체하는 리페어(Repair) 뿐만아니라 칩(Chip)에 스트레스(Stress)를 가해서 약한 칩을 조기 스크리닝하는 웨이퍼 번-인(Burn-in)등의 테스트가 실행된다. 또한, 온-웨이퍼 상태에서는 다수의 칩이 존재하므로 병렬(Parallel)테스트방식으로 진행되고, 일반적으로 패키지 상태에서 진행하는 테스트 장비에 비해 테스터의 성능이 좋지 못함으로 이를 고려한 테스트 메카니즘이 구현되어야 한다. 즉, 테스트시 프루빙(Proving)할 패드(PAD)수가 제한을 받기 때문에 적정 패드만으로 원하는 테스트가 모두 이루어질 수 있도록 회로를 구현해야 한다. 이러한 이유로 웨이퍼 테스트시에만 사용하고 패키지 상태에서는 본딩(Boding)되지 않는 패드의 수가 증가하게 된다.

본 발명에서는 이러한 패드를 별도로 추가함으로써 발생하는 칩 면적의 증가를 막기 위해 웨이퍼 테스트시 사용하지 않는 패드를 이용하는 방법을 제안한다.

제1도는 종래 기술에 따른 패드 연결방법을 나타내는 구성도이다. 제1도를 참조하면, 웨이퍼 테스트시 돈-케어(Don't Care)되는 전송 패드(11)에 칩내부에 필요한 일정레벨의 동작신호를 전달하기 위한 입력버퍼(150)가 연결되어 있다. 그리고, 상기 제1패드(11)와는 별도로 웨이퍼 테스트시에 사용되는 테스트용 패드(12)가 존재하며, 상기 테스트용 패드(12)와 연결된 노드 N1와 접지전압 VSS 단자에는 전위유지수단인 저항(3)이 접속되어 있고, 상기 노드 N1에는 출력단으로 회로제어 신호 PWFO를 출력하는 인버터체인(5)의 입력단이 연결되어 있다.

여기서, 상기 입력버퍼(150)의 구성은 다수개의 모오스 트랜지스터들(151∼156) 및 인버터 소자들(157 , 158) 및 인버터 소자들 (157 , 158)로 구성되는데, 이처럼 입력버퍼가 다수개의 모오스 트랜지스터 및 인버터 소자들로 구성됨은 본 기술분야에서 이미 잘 알려진 기술이다.

상기와 같은 구성을 참조하여 동작을 설명하면 다음과 같다. 상기 전송 패드(11)는 웨이퍼 테스트시 사용되지 않고 외부전원전압 VCC 및 접지전압 VSS를 가해서 돈-케어 상태로 두고, 테스트용 패드(12)에 제어 신호를 가하여 출력신호 PWFO를 발생시킨 뒤, 이를 칩 내부로 전달하여 해당 회로를 제어한다. 이처럼 웨이퍼 테스트시에 쓰이는 테스트용 패드(12)는 웨이퍼 테스트시에 사용된 후, 패키지(Package)시에는 사용되지 않아 칩면적만 차지하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 웨이퍼 테스트시 또는 본딩시에 하나의 전송 패드만을 사용하여 테스트 및 칩내부 동작을 제어함으로써 별도의 테스트용 패드가 불필요한 패드 연결방법을 제공함에 있다.

본 발명의 다른 목적은, 하나의 전송 패드만으로 웨이퍼 테스트를 실시할 수 있으며, 패키지 본딩시에는 퓨우즈 컷팅(Fuse Cutting)으로 테스트회로와 분리함으로써 칩면적을 줄일 수 있는 패드 연결방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부입력에 따라 패드를 통하여 패키지 이후 칩내부회로에 데이타를 전송하거나 웨이퍼 테스트시 상기 칩내부회로의 테스트 회로로 소정의 제어신호를 전송하기 위한 반도체 메모리 장치의 패드 연결방법에 있어서 : 웨이퍼 테스트시 하나의 공통 패드가 상기 칩내부회로에 연결되며 상기 외부입력에 응답하여 소정 레벨의 웨이퍼 테스트 신호를 상기 테스트회로로 출력하는 과정과 ; 패키지 이후, 상기 데이타 전송시 외부입력에 응답하여 공통 패드의 출력으로 상기 테스트 신호를 차단하고 상기 칩내부회로를 동작시키는 과정을 포함함을 특징으로 한다.

이하, 본 발명의 실시예들을 첨부된 도면들을 참조하여 설명하고자 한다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명의 실시예에 따른 패드 연결방법을 나타내는 구성도이다. 제2도를 참조하면, 상기 제1도의 구성과 유사하나 상이한 구성은 제1도에서와 같은 테스트용 패드가 제거되어 없어지고, 전위유지수단인 저항(3a) 및 지연수단인 인버터 체인(5a)은 퓨우즈(31)을 통하여 상기 전송 패드(11a)에 연결되어 있다. 그리고, 패키지 상태에서 외부 입력을 칩 내부로 받아들이는 입력 버퍼(150a)는 제어신호 PWT-BF에 의해 돈-케어 조건으로 정해진다. 이러한 웨이퍼 테스트상태에서 전송 패드(11)에 가해진 외부 입력은, 웨이퍼 테스트가 끝나면 컷팅(Cutting)될 스위칭 수단, 즉 상기 퓨우즈(31)과 컷팅된 후에 노드 N1을 플로팅(Floating) 상태로 두지 않고 일정한 전위로 유지하기 위한 전위유지수단의 저항(3a)을 통해 칩 내부로 전달되어 소망하는 신호 PWF1을 발생시킨다. 여기서 상기 저항(3a)은 접지전압 VSS단자에 접속되어 있으너 동일한 노드 N1에 전원전압 VCC 단자 (도시되어 있지않음)에 다른 전위 유지수단, 예를 들면 저항성 소자를 연결시켜 웨이퍼 테스트 이후의 신호 PQWT1의 원하는 상태가 무엇이냐에 따라 선택하여 연결시켜 줄 수 있다. 이러한 것은 본 기술분야에서 통상의 지식을 가진 자라면 충분히 알 수 있다. 또한 상기 저항성 소자를 만드는데는 트랜지스터로도 형성이 가능하다. 이러한 저항성 소자들은 웨이퍼 테스트시에 패드에 가해진 신호와 저항성 소자사이에 직류 전류가 흐를 수 있기 때문에 전류가 크지 않도록 적당히 큰 값을 가져야 한다. 따라서, 웨이퍼 테스트가 완료된 후에는 상기 퓨우즈(31)가 컷팅되고 입력버퍼 동작제어신호 PWT-BF가 돈-케어상태로 바뀌어 입력 버퍼(150a)가 동작하게 되는 것이다.

제3도는 입력버퍼 동작제어신호 PWT-BF를 발생시키는 회로를 상세히 나타낸도면이다. 제3도를 참조하면, 전원전압 VCC 단자와 노드 N2사이에 스위칭수단의 퓨우즈(41)과 저항(32)가 연결되어 있으며, 상기 퓨우즈(41)과 저항(32) 사이의 노드 N2에는 상기 전원전압 VCC의 유입을 막고 상기 접지전압 VSS를 소정시간 지연하여 상기 입력버퍼 동작제어신호 PWT-BF를 출력하기 위한 지연수단, 즉 인버터 체인(15)이 접속되어 있다. 상기 입력버퍼 동작제어신호 PWT-BF는 상기 제2도의 입력버퍼(150a)에 입력되어 웨이퍼 테스트 이후에 퓨우즈(41)이 컷팅됨으로써 상기 입력버퍼(150a)에서 소망하는 전위(여기서는 접지전압 VSS 전위)로 고정시킨다.

제4도는 본 발명의 또 다른 실시예에 따른 패드 연결방법을 나타내는 구성도이다. 제4도는 상기 제2도의 구성과 유사하나 그와 다른 구성은 상기 입력버퍼 동작제어신호 PWT-BF가 입력 버퍼(150b)내의 피모오스 트랜지스터(151) 및 엔모오스 트랜지스터(156)가 연결되어 있고, 인버터(159)를 통하여 피모오스 트랜지스터(131) 및 엔모오스 트랜지스터(134)가 연결되어 있는 노드 N3에 연결되어 있는 점이 다르다. 또한, 상기 제2도에서의 퓨우즈(31) 대신에 전원전압 VCC 단자와 접지전압 VSS 단자사이에 직렬로 연결된 피모오스 트랜지스터(131 , 132) 및 엔모오스 트랜지스터(133 , 134)로 이루어진 클럭 인버터(51)를 구비하고 있는 점이 다르다.

여기서, 상기 클럭 인버터(51)에서는 전원전압 VCC 단자에 소오스(Source)가 접속된 피모오스 트랜지스터(131)의 게이트로 상기 노드 N3에 접속된 인버터(159)의 출력이 입력되고,접지전압 VSS 단자에 소오스가 접속된 상기 엔모오스 트랜지스터(134)의 게이트로 상기 노드 N3의 전위가 입력되어 결국, 웨이퍼 테스트가 완료된 후에는 상기 입력버퍼 동작제어신호 PWT-BF로서 상기 클럭 인버터(51)를 제어하여 오프(Off)시키게 된다.

상기한 바와 같이 본 발명에 따르면, 웨이퍼 테스트시 또는 본딩시에 하나의 전송 패드만을 사용하여 테스트 및 칩내부 동작을 제어함으로써 별도의 테스트용 패드를 필요치 않게 된다. 그 결과, 테스트용 패드만큼의 칩면적이 줄어드는 효과를 얻을 수 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (8)

1. 외부입력에 따라 패드를 통하여 패키지 이후 칩내부회로에 데이타를 전송하거나 웨이퍼 테스트시 상기 칩내부회로의 테스트 회로로 소정의 제어신호를 전송하기 위한 반도체 메모리 장치의 패드 연결방법에 있어서 : 웨이퍼 테스트시 하나의 공통 패드가 상기 칩내부회로에 연결되며 상기 외부 입력에 응답하여 소정 레벨의 웨이퍼 테스트 신호를 상기 테스트회로로 출력하는 과정과 ; 패키지 이후, 상기 데이타 전송시 외부입력에 응답하여 공통 패드의 출력으로 상기 테스트 신호를 차단하고 상기 칩내부회로를 동작시키는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
2. 제1항에 있어서, 상기 칩내부회로는 소정의 제1제어신호에 의해 상기 웨이퍼 테스트시와 데이타 전송시의 논리레벨이 각각 결정됨을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
3. 제2항에 있어서, 상기 제1제어신호는 상기 웨이퍼 테스트시와 데이타 전송시에 각각 전원전압레벨로서 상반된 값을 가짐을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
4. 제1항에 있어서, 상기 테스트 신호는 스위칭 회로에 의해 차단됨을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
5. 제4항에 있어서, 상기 스위칭 회로는 퓨우즈 또는 클럭 인버터로 이루어짐을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
6. 제5항에 있어서, 상기 퓨우즈는 상기 웨이퍼 테스트시 열에 의해 컷팅됨을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
7. 제5항에 있어서, 상기 퓨우즈 상기 웨이퍼 테스트시 레이저에 의해 컷팅됨을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.
8. 제5항에 있어서, 상기 클럭 인버터는 상기 소정의 제1제어신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치의 패드 연결방법.