JP3478992B2 - 耐高電圧および伸展性ドライバ回路 - Google Patents
耐高電圧および伸展性ドライバ回路Info
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- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Description
ンターフェースを備えるドライバ回路に関し、更に詳し
くは、それ自体の電源よりも高い電圧に耐えることがで
き、内部動作電圧とは異なる電圧レベルの出力を生成す
ることができるドライバ回路に関するものである。
(デジタル信号処理)チップのような、多数のデジタル
回路間のインターフェースに一般的に用いられている。
バッファ・ドライバ回路は、多数の電圧レベルを受ける
ことが多い。例えば、3.3ボルト出力を生成するよう
に設計され、したがって3.3ボルトの出力電源で動作
するドライバ回路が、他のチップからの5ボルト出力を
受けるバスに接続されると、5ボルトの信号を受ける可
能性がある。これは、例えば、異なるロジック系を用い
た2つのチップの場合に生ずる場合がある。更に、ドラ
イバは、一般的に、別個の電源によってその入力段およ
び出力段が動作し、入力段は、出力スイッチング・ノイ
ズから保護するために、出力電源から分離されている。
入力電源レベルは、用途によって、出力電源レベルと同
一の場合も、異なる場合もある。
erance)および伸展性(compliance)
という2つの望ましい特性がある。「耐性」とは、電源
レベルよりも高い電圧に耐える能力のことを言う。例え
ば、3.3ボルトの出力電源を有し、共通バスから受け
取る5ボルト(またはこれよりも大きく、ドライバが耐
え得るあらゆる電圧レベル)に耐えることができるドラ
イバのことを、5ボルトの耐性があると言う。「伸展
性」とは、ドライバ回路の主要部分に用いる電源レベル
よりも高い電圧をドライバの出力に生成する機能のこと
を言う。より高い電圧に対する伸展性を有するには、通
常、ドライバの出力電源がその高い電圧になければなら
ない。例えば、入力電源が3.3ボルトであるが出力電
源が5ボルトで、5ボルトの出力を生成できるドライバ
のことを、5ボルトの伸展性があると言う。
イアス入力保護回路に用いられ、その結果、耐性が出力
電源(+約0.3ボルト)レベルまで高くなる。しかし
ながら、ユーザは、入力電源レベルに等しい出力レベル
に設定することを選択する場合もある。恐らく、それ
は、ユーザに入手可能な唯一の電源が入力電源レベルで
あるためであったり、あるいは共通バスに接続されてい
る他の回路が、より高い電圧がバス上に駆動されると、
耐えることができないからであろう。かかる場合、ドラ
イバの耐性は、入力電源レベルに低下することになる。
いても、最終的なユーザが出力電源を入力電源レベルで
動作させるのか、あるいはより高いレベルで動作させる
のか予測できないので、ドライバ回路は、その部分が入
力電源レベル以上の出力電源を用いるのか否かには係ら
ず、高耐性レベルおよび伸展性レベル双方を維持できる
ことが望ましい。この課題は、今後、電源レベルが一層
低下方向に移行するので、更に増える可能性がある。現
在、標準的な電源レベルは、2.5、3.3および5ボ
ルト(全て±10%)である。電源レベルを1.8ボル
トに落とし、次いで恐らく1.0ボルトに落とす努力が
今日進められている。
(チュー)の米国特許第5,574,389号、Dob
berpuhl(ドッベルプール)の第5,160,8
55号、およびShay et al.(シェイその
他)の第5,387,826号に記載されている。チュ
ーの特許は、伸展性を有するが、耐性が高くない。ドッ
ベルプールの特許は、良好な耐性レベルを有するが伸展
性がない。シェイその他は、耐性および伸展性双方共レ
ベルが低い。
図1に示す。この回路は、入力電源端子4から給電を受
け、HIまたはLO入力論理信号を与える1つの入力6
を有する入力段2、および入力段をイネーブルするかあ
るいはディスエーブルする信号を受け取るイネーブル入
力8を含む。入力段は、1対の制御信号の形態で、出力
スイッチング信号を生成する。一方の制御信号はPMO
SFET(p−チャネル金属酸化物半導体電界効果トラ
ンジスタ)T1のゲートに供給され、第2の制御信号は
NMOSFET(n−チャネルMOSFET)T2のゲ
ートに供給される。これらのトランジスタのゲートは、
それぞれのソース−ドレイン電流回路の制御入力として
作用する。T1およびT2の電流回路は、出力電源端子
10と接地接続との間に直列に接続され、T1のソース
が端子10に接続され、T2のドレインが接地され、T
1のドレインがT2のソースに接続されている。これら
のトランジスタのウエル接続(well connec
tion)は、矢印で示されている。T1のウエル(w
ell)はそのソースおよび出力電源端子10に接続さ
れ、T2のウエルはそのドレイン及び接地に接続されて
いる。出力端子12が、2つのトランジスタ間の接続点
から取り出されている。
ble)すると、LO入力信号と高電圧とが、ゲートT
1およびT2に供給され、T1がオフに切り替わり、T
2がオンに切り替わる。これによって、出力端子12が
T2を介して接地され、入力ライン6上のLO入力に応
答して、LO出力が生成される。また、HI論理入力を
与えると、入力段2はT1およびT2双方のゲート電圧
を接地に設定し、T1をオンに切り替え、T2をオフに
切り替える。これによって、出力電源レベルが、T1を
介して、出力端子12に現れる。TRISTATE入力
では、イネーブル入力ライン8がLOに保持されるた
め、回路は出力端子12に接続されている共通バスから
の信号を受け取ることができ、入力段2は、HI信号を
T1のゲートに印加し更にLO信号をT2のゲートに印
加し、双方のトランジスタをオフに切り替えて出力端子
をフローティング状態とし、共通バスからの信号の受け
取りを保留にする。
源が2.5ボルトで、出力電源が3.3ボルトの場合、
入力段のある部分にも3.3ボルトを給電し、T1に
3.3ボルトのゲート信号を生成して、L0入力または
TRISTATE入力のいずれかの間にこのトランジス
タをオフに切り替えることができるようにしなければな
らない。しかし、これは、入力段の出力電源からの分離
を損ない、出力のスイッチング・ノイズが入力段に返流
する虞れがあり、更に、入力段におけるPMOSFET
のウエルを3.3ボルトに接続しなければならない。
く、2.5ボルトの入力電源に等しく設定した場合、他
の何らかの回路から3.3ボルトの信号が出力端子12
に印加されると、この回路はもはや耐えることができな
い。これは、T1に印加されこれをオフに切り替えるゲ
ート電圧が2.5ボルトであり、出力端子12の電圧が
約3ボルト以上に上昇すると、T1を再びオンに切り替
えてしまうからである。出力端子に3.3ボルトの信号
があると、大部分の電流がT1を通って出力電源端子1
0に流れる。通常の必須要件では洩れ電流を約10マイ
クロアンペア未満に制限するのに対して、この電流はミ
リアンペア単位以上である。本質的に、出力端子12
は、T1を通じて、出力電源端子10に短絡しているこ
とになる。
2.5ボルトで動作させ、出力段におけるPMOS素子
のウエルおよびT1のゲートにも3.3ボルトの第3の
電源を供給することによって、耐性および伸展性の双方
を得ることができる。しかしながら、このためには、第
3の電源ピンを追加しなければならない。いかなる電源
の追加も、その結果、新たな電源と元の電源との間に洩
れを発生し、それ以外にもESD(静電気放電)の問題
が生じる。更に、より高い電圧に耐えるために特殊な回
路の追加が必要となる場合もある。また、例えば、正し
いシーケンスで電源をオンに切り替えなければならない
ので、回路の使用が一層難しくなる。更にまた、電源の
全ての組み合わせについて、その限度の全てにおいて検
査しなければならないので、実証および検査が一層困難
となる。その結果、検査が増え、コストがかさみ、全体
として、顧客対応状況は一層困難となる。
電圧耐性および伸展性双方を有し、しかも2本の電源ピ
ンのみがあればよい、デジタル入力および出力ライン間
インターフェース用ドライバ回路を提供しようとするも
のである。これを達成するに当たり、出力電源と出力ラ
インとの間のスイッチ(図1におけるT1)を、1対の
別個のスイッチに分割し、その電流回路を直列に接続
し、出力ライン上の電圧が出力電源端子上の電圧に等し
いかあるいは異なるかには係らず、DRIVE LOま
たはTRISTATE入力論理信号に応答して、2つの
トランジスタの少なくとも一方をオフに切り替え、更に
DRIVE HI入力信号に応答して双方のスイッチを
オンに切り替える制御回路を備える。
Sトランジスタによって実施し、連動するウエル・バイ
アス回路が、PMOSウエルを、出力電源端子および出
力ライン上の電圧の高い方にバイアスする。スイッチ回
路を最大限オフにするには、出力電源電圧をトランジス
タの一方のゲートに印加し、出力ライン電圧を他方のゲ
ートに印加して、高い方のゲート電圧を受け取るいずれ
かのトランジスタを最大限オフにする。第3のスイッチ
が、DRIVE LO入力に応答して、出力ラインを接
地に接続する。好ましくは、第3のスイッチはNMOS
トランジスタである。出力ラインにおける電圧に対する
出力電源端子における電圧に応じてPMOSトランジス
タの一方または他方を、DRIVE LOまたはTRI
STATE入力に応答して、最大限オフにバイアスす
る。
数の機能性デジタル回路を共通バスに接続することによ
り、デジタル・ネットワークを確立することができる。
ドライバ回路は伸展性を呈する。何故なら、例えば、そ
の入力段は2.5ボルトで動作することができ、その出
力段は3.3ボルト信号を共通バスに与えるからであ
る。更に、これらは、3.3ボルト、あるいは共通バス
から受け取る5ボルト信号にも耐えることができる。
に利点は、添付図面と共に以下の詳細な説明を参照する
ことにより、当業者には明白となろう。
プのような、多数の異なる機能性回路14が、それぞれ
の入出力バッファ・ドライバ回路16を介して、共通バ
ス18とインターフェースする、デジタル・ネットワー
クの全体的な構成を示す。これらの機能性回路は共通バ
スを通じて互いに通信し、ドライバ回路16は、それぞ
れの機能性回路からの信号を調整し、共通バスに送出す
る。
バスに信号を出力し、その回路がENABLE入力を受
け取る。他の機能性回路は全て、この時間中受け取りモ
ードにあり、TRISTATE入力をそれぞれのドライ
バに与え、ドライバの出力をフロート(float)状
態にさせておく。例えば、TRISTATE入力をその
ドライバ回路に入力することによって、メモリ・チップ
に書き込みを行うことができ、一方ENABLE入力を
ドライバ回路に供給することによって、読み出しを行う
ことができる。
ircuit)は、異なる電源レベルで動作する場合が
あり、先に論じた伸展性および耐性双方を維持するとい
う問題が生ずる。双方の特性を備えつつ、必要な電源ピ
ンが2つあればよいドライバ回路を、図3に示す。これ
は、連動する機能性回路から入力を受け取り、スイッチ
ング信号を出力段24(破線22の右側)に出力する入
力段20(破線22の左側)、およびESD保護回路2
6(破線28の右側)を含む。入力段へのENABLE
入力に応答して、出力段は、出力ライン30上に論理信
号を生成する。出力ライン30は、出力端子またはパッ
ド32を含む。出力ライン30上の信号は、入力段への
デジタル入力に対応する。一方、入出力ピン(端子)3
2は、共通バスに接続し、他のチップを出力論理信号を
用いて駆動することができる。TRISTATE入力が
入力段に印加されているとき、共通バスからの信号は入
力保護抵抗R1を介して出力ラインに接続されている入
力端子34において受け取られる。
入力電源端子38に電圧信号を印加する入力電源36か
ら行い、一方出力段への給電は、ドライバ・チップ上の
出力電源端子42に別の電圧信号を供給する出力電源4
0から行う。説明の目的のために、入力電源および出力
電源はそれぞれ2.5ボルトおよび3.3ボルトを供給
すると仮定するが、他の電圧レベルも使用可能である。
て、それと連動する機能性回路からの入力デジタル信号
を受け取る。端子44は、いずれの特定時点においても
HIまたはLOのいずれかである入力論理信号を受け取
り、端子46はENABLEまたはTRISTATE信
号のいずれかを受け取る。
いて出力電源電圧を出力ラインに印加するために用いら
れる、出力段内の単一のスイッチング・トランジスタT
1を、2つの別個のスイッチング・トランジスタT1
A,T1Bに分割し、それらのソース−ドレイン電流回
路を、出力電源端子42と出力ライン30との間に直列
に接続し、それらのゲートを、入力段からのスイッチン
グ信号に応答して別個に制御する点にある。トランジス
タT1A,T1Bは、PMOSFETとして実施するこ
とが好ましい。これらの内少なくとも1つが、機能性回
路からのLO入力またはTRISTATE入力のいずれ
かに応答して最大限オフ(fully off)となる
ようにし、その結果、共通バスから出力ラインによって
受け取られる電圧が出力電源電圧よりも高くても、出力
ライン30と出力電源端子42との間に確実に真の切断
を得るために、2つのトランジスタの一方のゲートを出
力ラインに接続し、他方のトランジスタのゲートを出力
電源端子に接続する。これによって、2つのトランジス
タの内少なくとも1つを確実に最大限オフとする。一実
施形態では、トランジスタ・ゲートの一方と外部電源端
子との間の接続を、共通トランジスタ・ウエルを介して
行う。加えて、ウエル・バイアス回路が、出力電源端子
または出力ラインのいずれか高い方の電圧に、PMOS
ウエルをバイアスすることにより、出力ラインの電圧が
出力電源電圧を超過してもしなくても、PMOSトラン
ジスタに良好なウエル・バイアスを与える。
ANDゲート48は、端子44,46から入力を受け取
り、出力スイッチング信号を与える。出力スイッチング
信号は、反転器50によって反転された後、T1Aおよ
びT1Bに与えられる。反転器は、入力電源端子38に
よって給電されるように接続されている。電源駆動を必
要とする入力段のその他のエレメントも、入力電源端子
から給電されるが、かかる接続は、図の混乱を回避する
ために示していない。
44から反転器54を介して一方の入力を受け取り、E
NABLE端子46から直接他方の入力を受け取る。こ
れは出力を与え、この出力は反転器56による反転の
後、出力段におけるスイッチング・トランジスタT2の
ゲートに印加され、当該トランジスタの動作を制御す
る。T2は、NMOSFETであることが好ましく、図
1の従来技術におけると同様に、LO入力信号に応答し
て、出力ライン30を出力接地に接続する。
を含む。この制御回路は、反転器50の出力における入
力電源電圧の(2.5ボルトのような)振幅を、少なく
ともそれより高いと考えられる出力電源電圧の(3.3
ボルトのような)振幅に変換し、T1AおよびT1Bの
ゲートに印加する。この回路は、NMOSトランジスタ
T3を含み、そのソースは反転器50の出力に接続さ
れ、そのドレインは第1の制御ライン58に接続され、
そのゲートは出力電源端子42に接続されてそれをオン
に保持する。また、この回路は、PMOSトランジスタ
T4を含み、そのソース−ドレイン回路が出力電源端子
42と制御ライン58との間に接続されている。更に、
この回路は、PMOSトランジスタT5およびNMOS
トランジスタT6から成り、T1AおよびT4のゲート
に印加する信号を制御する第1のCMOS(相補型金属
酸化物半導体)トランジスタ対と、PMOSトランジス
タT7およびNMOSトランジスタT8から成り、T1
Bのゲートに制御信号を与える第2のCMOSトランジ
スタ対とを含む。PMOS素子T5,T7のゲートは、
T3のドレインにおいて制御ライン58に接続されてお
り、一方NMOS素子T6,T8のゲートは、T3のソ
ースにおいて第2の制御ライン60に接続されている。
これによって、T6およびT8のスイッチングの高速化
が可能となる。何故なら、制御ライン58では、T4を
介した制御ライン58上の出力電源の影響により、制御
ライン60よりも電圧の遷移が遅いからである。
を用いて出力電源端子42と出力ライン30との間の切
り替えを行うという独特の構成により、回路は、5ボル
トのような、出力ライン上のより高い電圧に耐えること
ができ、しかも、2.5ボルトの内部電源によって3.
3ボルトへの伸展性を維持し、用いる電源ピンも2本で
済む。出力電源端子を出力ラインから切断したい場合、
入力段へのLO入力またはTRISTATE入力に応答
する場合のように、出力ライン30における電圧に対す
る出力電源端子42における電圧に応じて、T1Aまた
はT1Bの一方または他方を最大限オフに保持する。
「最大限オフ」という表現は、絶対的なゼロ電流を含ま
ず、トランジスタを通過するあらゆる電流洩れを、許容
可能な誤差範囲内で、非常に低いレベル(典型的に1マ
イクロアンペア未満)に抑えることを意味する。
ス−ドレイン回路を、出力電源端子42とT1Aのゲー
トとの間に接続し、T7のソース−ドレイン回路を出力
ライン30とT1Bのゲートとの間に接続する。このよ
うに、制御ライン58上の電圧がLOとなってT5およ
びT7をオンに切り替え、したがってT1AおよびT1
Bをオフに保持すると、出力電源電圧がT5を介してT
IAのゲートに印加され、一方出力ライン電圧がT7を
介してT1Bのゲートに印加される。出力ライン30が
5ボルトであり、出力電源端子42が3.3ボルトであ
る場合、本発明を用いないとT1Aを通じて重大な洩れ
が発生する虞れがあるが、高い方の出力ライン電圧をT
1Bのゲートに印加することによって、T1Bが最大限
オフとなり、出力電源端子から出力ラインを安全に切断
することを確実にする。逆に、出力ライン30上の電圧
が出力電源電圧未満の場合、本発明を用いないとT1B
を通じて洩れが発生する虞れがあるが、高い方の出力電
源電圧をT1Aのゲートに印加することにより、そのト
ランジスタを最大限オフに保持し、出力電源端子から出
力電源ラインを切断する。
は、制御ライン60上のLO信号がT6およびT8をオ
フに保持し、T1AおよびT1Bのゲートを接地から切
断する。しかしながら、HI論理信号を出力ライン上に
駆動したい場合、制御ライン58,60上の信号はHI
となり(T4によって、2.5ボルトの入力電源レベル
ではなく、3.3ボルトの出力電源レベルがトランジス
タT5,T7のゲートに現れる)、PMOS素子T5,
T7をオフに切り替え、一方NMOS素子T6,T8を
オンに切り替える。こうして、T1AおよびT1Bのゲ
ートを、それぞれ、T6およびT8を介して接地に接続
することにより、オンに切り替えて、出力電源電圧を出
力ライン30に印加する。
号に応答して出力ライン30を接地に接続し、HIおよ
びTRISTATE入力信号双方に応答して出力ライン
を接地から切断する。T2に対する適切なスイッチング
制御信号は、反転器56の出力から供給される。
るPMOSトランジスタのウエルを、それらの各トラン
ジスタが晒される最大の電圧に接続することが必要であ
る。この目的のために、PMOSトランジスタT9,T
10から成る別個のウエル・バイアス回路を、出力電源
および出力ライン電圧双方に晒されるPMOSトランジ
スタ(T1A,T1B,T4,T5)に備える。このバ
イアス回路は、好ましくは、1対のPMOSトランジス
タT9,T10から成り、そのソース−ドレイン回路
を、出力電源端子42と出力ライン30との間に直列に
接続する。T9およびT10は、好ましくは、T1A,
T1B,T4,T5と共に、共通ウエルに形成する。本
発明の目的のために、「共通」ウエルは、全てのトラン
ジスタに対する単一のウエル、および電気的に互いに共
通接続される、物理的に別個のウエル双方を含むものと
する。
続されており、活性化(導通状態:activate)
されると、出力電源端子42を共通ウエルに接続する。
T10は、そのゲートが出力電源端子42に接続されて
おり、活性化されると、出力ラインを共通ウエルに接続
する。したがって、出力ライン電圧が出力電源よりも高
い場合、T9はオフに保持され、T10は出力ライン3
0を共通ウエルに接続する。出力ライン電圧が出力電源
未満になると、T9は出力電源端子を共通ウエルに接続
し、T10はオフに保持される。PMOSトランジスタ
T7は、この種のウエル・バイアスを必要としない。何
故なら、これは出力電源電圧に晒されるはずがなく、し
たがって他のPMOS素子と同じウエルを共用すること
はないからである。図3では、T1A,T1B,T4,
T5,T9,T10の共通ウエルを、参照番号62で示
す。
端子34と接地との間のダイオードD1、端子32と接
地との間の第2のダイオードD2、および出力電源端子
42と端子34との間に直列接続されたダイオードD
3,D4,D5,D6によってESDから保護されてい
る。多数のダイオードを用いるのは、約0.6ボルトの
単一のダイオードの電圧降下では出力電源端子と共通バ
ス入力端子34との間の通常の動作電圧差に対処できな
いからである。ダイオードD3〜D6は、端子32また
は34に印加可能な動作電圧を、出力電源電圧に約2.
4ボルトを加算した値に制限する。
よびT5のソースが、出力電源端子ではなく、これらの
トランジスタの共通ウエルに接続されている。理論上、
図4の回路は、図3と同様に作動する。何故なら、出力
電源電圧が出力ライン30上の電圧を超過する場合、T
9は出力電源電圧を共通ウエル62に印加し、これによ
ってT4およびT5を介して、制御ライン58およびT
1Aのゲートに印加するからである。しかしながら、こ
れは、同じ回路を用いずに、PMOSウエル(低電流機
能)およびスイッチング・トランジスタのゲート(比較
的高い電流機能が可能)の双方を駆動するという、通常
の設計規則に違反する。
タT1A,T1Bを用いて実施するものとして本発明を
例示したが、N−チャネル真性(intrinsic)
素子欠乏素子(depletion device)の
ような、他の種類のスイッチング素子も使用可能であ
る。汎用的な意味で、本発明は、印加される制御電圧に
基づいてオンまたはオフに切り替え可能なあらゆるスイ
ッチング・エレメントとでも実施可能である。しかしな
がら、例えば、NMOSスイッチング・トランジスタを
5ボルトの出力電源と共に用いた場合、トランジスタが
駆動できる出力ラインは、約4ボルトに過ぎない。それ
でもこれはいくらかの電圧プル・アップ機能をもたらす
が、出力をレール電圧まで駆動可能であり、しかもノイ
ズ・マージンの減少も伴う、PMOSスイッチング・ト
ランジスタを用いる場合程好ましくはない。また、NM
OSトランジスタには、単一のPMOSスイッチング・
トランジスタに見られるような、洩れの問題が発生しな
い。何故なら、これは、高ゲート制御電圧ではなく、低
ゲート制御電圧によってオフに切り替えられるからであ
り、したがって本発明に対する必要性は、PMOSスイ
ッチング・トランジスタの場合と同一ではない。
の特性(nature)には、他にも可能な変形があ
る。図3および図4の論理エレメント48,50,5
2,54は、非反転バッファを形成し、入力端子44に
おけるHI入力が、出力ライン30上のHI出力とな
る。反転バッファを用いることも可能であり、その場
合、端子44におけるHI入力によって出力ライン30
上にLO出力が生成され、端子44におけるLO入力に
よって出力ライン30上にHI出力が生成される。この
ように、入力端子44におけるDRIVE HI信号が
出力ライン30上にHI信号を生成し、DRIVE H
I信号は非反転バッファに対しては論理HIであり、反
転バッファに対しては論理LOであり、更に入力端子4
4におけるDRIVE LOについてはその逆であると
言うことにより、論理回路を更に一般化することができ
る。
明したが、種々の変形や代替実施形態も当業者には想起
されよう。したがって、本発明は特許請求の範囲に関し
てのみ限定されることを意図するものとする。
る。
インターフェースする新たなドライバ回路を有するデジ
タル・ネットワークのブロック図である。
路の構成図である。
で直接駆動するのではなく、ウエル電圧と接地との間で
駆動する、出力段PMOSトランジスタの1つに、入力
段がスイッチング電圧を生成する、本発明の第2の実施
形態の構成図である。
PMOSトランジスタ T2,T3,T6,T8 NMOSトランジスタ
Claims (7)
- 【請求項1】デジタル入力(44)と出力ライン(3
0)との間をインターフェースする、高電圧耐性および
伸展性ドライバ回路であって、 DRIVE HIまたはDRIVE LOを取り得る入
力デジタル信号を受け取るように接続され、入力電源
(36)から所定電圧を受け取りスイッチング信号を生
成する入力電源端子(38)を備える入力段(20)
と、 前記スイッチング信号を受け取るように接続され、前記
入力信号に対応しかつ出力電源によってセットされるH
I状態を有する出力信号を生成するように、前記入力電
源電圧とは異なる出力電源(40)によって動作可能な
出力段(24)と、 前記出力信号を受け取るように接続された出力ライン
(30)であって、前記出力電源とは異なる場合もあり
得る他の信号を受け取り得る出力ラインと、 を備え、 前記出力段が、更に、 前記出力電源から電圧を受け取る、前記入力電源端子と
分離した出力電源端子(42)と、 前記出力電源端子と前記出力ラインとの間に直列に接続
されたそれぞれの電流回路と、印加される制御電圧に応
答してそれぞれの電流回路をオンまたはオフに切り替え
るそれぞれの制御端子を有する1対のスイッチ(T1
A,T1B)と、 DRIVE HI入力信号に応答して、前記スイッチの
双方をオンに切り替える制御回路(T3,58,42,
T4,T5,T6,T7,T8,60,62)と、を備
え、 前記入力段が、更に、TRISTATE入力信号を受け
取るように接続されており、前記制御回路が該TRIS
TATE入力信号に応答して前記少なくとも1つのスイ
ッチをオフに切り替え、前記スイッチが第1および第2
のPMOSトランジスタから成り、そのソース−ドレイ
ン回路の一方の端子が前記出力電源端子と前記出力ライ
ンにそれぞれ接続されており、そのソース−ドレイン回
路の他方の端子が互いに接続されており、 前記制御回路が、 更に、前記出力電源端子と接地との間、および前記出力
ラインと接地との間にそれぞれ直列に接続されたそれぞ
れ1対のCMOSトランジスタ(T5,T6;T7,T
8)であって、この前記第1および第2のCMOS対の
各々のトランジスタ間に前記第1および第2のPMOS
トランジスタの制御端子がそれぞれ接続されて、前記D
RIVE LOまたはTRISTATE入力信号に応答
して、前記第1および第2のPMOSトランジスタの前
記制御端子をそれぞれ前記出力電源端子および前記出力
端子における電圧に接続し、DRIVE HI入力信号
に応答して前記第1および第2のPMOSトランジスタ
の前記制御端子を接地に接続する第1(T5,T6)お
よび第2(T7,T8)の制御端子駆動回路 を備え、 ることを特徴とする該ドライバ回路。 - 【請求項2】請求項1記載のドライバ回路において、前
記制御回路が、前記DRIVE LO入力信号に応答し
て、前記出力ライン上の電圧が前記出力電源端子上の電
圧と等しいかあるいは異なるかには係らず、前記スイッ
チの少なくとも1つをオフに切り替えることを特徴とす
る該ドライバ回路。 - 【請求項3】請求項2記載のドライバ回路において、前
記第1および第2の制御端子駆動回路が、 前記入力信号に応答して、前記第1および第2のCMO
S対のゲートをバイアスするゲート駆動バイアス回路
(T3,T4,58,60)とを備えることを特徴とす
る該ドライバ回路。 - 【請求項4】請求項1記載のドライバ回路において、 前記スイッチの対が、ソース−ドレイン回路が前記電流
回路として機能し、ゲートが前記制御端子として機能す
るPMOSトランジスタから成り、 更に、前記PMOSトランジスタのPMOSウエルを、
前記出力電源端子上の電圧および前記出力ライン上の電
圧の内高い方にバイアスするように接続されたウエル・
バイアス回路(T9,T10)を備えることを特徴とす
る該ドライバ回路。 - 【請求項5】異なる電圧レベルを取り得る第1および第
2ノード(42,30)間の接続を制御するスイッチン
グ回路であって、 前記ノード間に直列に接続された第1および第2のトラ
ンジスタ接続されたPMOSトランジスタ(T1A,T
1B)であって、それぞれのソース−ドレイン回路の一
方の端子がそれぞれ前記第1および第2のノードに接続
され、それぞれのソース−ドレイン回路の他方の端子が
互いに接続されている、第1および第2のPMOSトラ
ンジスタと、 前記第1および第2のPMOSトランジスタのウエル
を、前記ノード上の電圧の高い方にバイアスするように
接続されているウエル・バイアス回路(T9,T10)
と、 前記第1のノードと接地との間、および前記第2のノー
ドと接地との間にそれぞれ直列に接続されたそれぞれ1
対のCMOSトランジスタ(T5,T6;T7,T8)
であって、この前記第1および第2のCMOS対の各々
のトランジスタ間に前記第1および第2のPMOSトラ
ンジスタのゲートがそれぞれ接続されて、オフ制御信号
に応答して、前記第1および第2のノードにおける電圧
をそれぞれ前記第1および第2のPMOSトランジスタ
のゲートに印加し、オン制御信号に応答して、前記第1
および第2のPMOSトランジスタのゲートに接地電位
を印加するゲート駆動回路(T5,T6,T7,T8)
と、 を備えることを特徴とする該スイッチング回路。 - 【請求項6】請求項5記載のスイッチング回路におい
て、前記PMOSトランジスタが、共通ウエル(62)
と、共通ウエル・バイアス回路(T9,T10)とを有
することを特徴とする該スイッチング回路。 - 【請求項7】請求項5記載のスイッチング回路におい
て、オフ制御信号に応答して、前記ゲート駆動回路が、
前記第2のノードにおける電圧に対する前記第1のノー
ドにおける電圧に応じて前記PMOSトランジスタの一
方または他方を、最大限オフにバイアスすることを特徴
とする該スイッチング回路。
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