JP2000138578A - 耐高電圧および伸展性ドライバ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高レベルの電圧耐性および伸展性双方を有
し、電源ピンが２本で済む入出力ドライバ回路を提供す
る。 【解決手段】 入出力ドライバ回路は、回路の出力ライ
ン（３０）と出力電源端子（４２）との間に、１つのみ
の代わりに、２つのＰＭＯＳスイッチング・トランジス
タ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デ
ジタル回路（１４）と他のデジタル回路のための共通バ
ス（１８）との間に、バッファ・インターフェースを備
え、高いレベルの電圧耐性および伸展性を達成しつつ、
必要な電源ピン（３８，４２）を２つのみに抑えた。ト
ランジスタをオフに切り替えるには、出力電源（４０）
の電圧をそれらの一方のゲートに印加し、出力ライン電
圧を他方のゲートに印加する。これによって、出力ライ
ン電圧が出力電源レベルを超過したか否かには係らず、
必要なときに、確実にトランジスタの少なくとも一方を
最大限オフにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル入出力イ
ンターフェースを備えるドライバ回路に関し、更に詳し
くは、それ自体の電源よりも高い電圧に耐えることがで
き、内部動作電圧とは異なる電圧レベルの出力を生成す
ることができるドライバ回路に関するものである。

【０００２】

【従来の技術】入出力バッファ回路は、メモリやＤＳＰ
（デジタル信号処理）チップのような、多数のデジタル
回路間のインターフェースに一般的に用いられている。
バッファ・ドライバ回路は、多数の電圧レベルを受ける
ことが多い。例えば、３．３ボルト出力を生成するよう
に設計され、したがって３．３ボルトの出力電源で動作
するドライバ回路が、他のチップからの５ボルト出力を
受けるバスに接続されると、５ボルトの信号を受ける可
能性がある。これは、例えば、異なるロジック系を用い
た２つのチップの場合に生ずる場合がある。更に、ドラ
イバは、一般的に、別個の電源によってその入力段およ
び出力段が動作し、入力段は、出力スイッチング・ノイ
ズから保護するために、出力電源から分離されている。
入力電源レベルは、用途によって、出力電源レベルと同
一の場合も、異なる場合もある。

【０００３】この主のドライバ回路には、耐性（ｔｏｌ
ｅｒａｎｃｅ）および伸展性（ｃｏｍｐｌｉａｎｃｅ）
という２つの望ましい特性がある。「耐性」とは、電源
レベルよりも高い電圧に耐える能力のことを言う。例え
ば、３．３ボルトの出力電源を有し、共通バスから受け
取る５ボルト（またはこれよりも大きく、ドライバが耐
え得るあらゆる電圧レベル）に耐えることができるドラ
イバのことを、５ボルトの耐性があると言う。「伸展
性」とは、ドライバ回路の主要部分に用いる電源レベル
よりも高い電圧をドライバの出力に生成する機能のこと
を言う。より高い電圧に対する伸展性を有するには、通
常、ドライバの出力電源がその高い電圧になければなら
ない。例えば、入力電源が３．３ボルトであるが出力電
源が５ボルトで、５ボルトの出力を生成できるドライバ
のことを、５ボルトの伸展性があると言う。

【０００４】入力電源よりも高い出力は、一般的に、バ
イアス入力保護回路に用いられ、その結果、耐性が出力
電源（＋約０．３ボルト）レベルまで高くなる。しかし
ながら、ユーザは、入力電源レベルに等しい出力レベル
に設定することを選択する場合もある。恐らく、それ
は、ユーザに入手可能な唯一の電源が入力電源レベルで
あるためであったり、あるいは共通バスに接続されてい
る他の回路が、より高い電圧がバス上に駆動されると、
耐えることができないからであろう。かかる場合、ドラ
イバの耐性は、入力電源レベルに低下することになる。

【０００５】製造の段階では、いずれの所与の部分につ
いても、最終的なユーザが出力電源を入力電源レベルで
動作させるのか、あるいはより高いレベルで動作させる
のか予測できないので、ドライバ回路は、その部分が入
力電源レベル以上の出力電源を用いるのか否かには係ら
ず、高耐性レベルおよび伸展性レベル双方を維持できる
ことが望ましい。この課題は、今後、電源レベルが一層
低下方向に移行するので、更に増える可能性がある。現
在、標準的な電源レベルは、２．５、３．３および５ボ
ルト（全て±１０％）である。電源レベルを１．８ボル
トに落とし、次いで恐らく１．０ボルトに落とす努力が
今日進められている。

【０００６】種々のバッファ・ドライバ回路が、Ｃｈｕ
（チュー）の米国特許第５，５７４，３８９号、Ｄｏｂ
ｂｅｒｐｕｈｌ（ドッベルプール）の第５，１６０，８
５５号、およびＳｈａｙ ｅｔ ａｌ．（シェイその
他）の第５，３８７，８２６号に記載されている。チュ
ーの特許は、伸展性を有するが、耐性が高くない。ドッ
ベルプールの特許は、良好な耐性レベルを有するが伸展
性がない。シェイその他は、耐性および伸展性双方共レ
ベルが低い。

【０００７】従来のバッファ・ドライバ回路の簡略図を
図１に示す。この回路は、入力電源端子４から給電を受
け、ＨＩまたはＬＯ入力論理信号を与える１つの入力６
を有する入力段２、および入力段をイネーブルするかあ
るいはディスエーブルする信号を受け取るイネーブル入
力８を含む。入力段は、１対の制御信号の形態で、出力
スイッチング信号を生成する。一方の制御信号はＰＭＯ
ＳＦＥＴ（ｐ−チャネル金属酸化物半導体電界効果トラ
ンジスタ）Ｔ１のゲートに供給され、第２の制御信号は
ＮＭＯＳＦＥＴ（ｎ−チャネルＭＯＳＦＥＴ）Ｔ２のゲ
ートに供給される。これらのトランジスタのゲートは、
それぞれのソース−ドレイン電流回路の制御入力として
作用する。Ｔ１およびＴ２の電流回路は、出力電源端子
１０と接地接続との間に直列に接続され、Ｔ１のソース
が端子１０に接続され、Ｔ２のドレインが接地され、Ｔ
１のドレインがＴ２のソースに接続されている。これら
のトランジスタのウエル接続（ｗｅｌｌ ｃｏｎｎｅｃ
ｔｉｏｎ）は、矢印で示されている。Ｔ１のウエル（ｗ
ｅｌｌ）はそのソースおよび出力電源端子１０に接続さ
れ、Ｔ２のウエルはそのドレイン及び接地に接続されて
いる。出力端子１２が、２つのトランジスタ間の接続点
から取り出されている。

【０００８】入力段２を作動状態（イネーブル：ｅｎａ
ｂｌｅ）すると、ＬＯ入力信号と高電圧とが、ゲートＴ
１およびＴ２に供給され、Ｔ１がオフに切り替わり、Ｔ
２がオンに切り替わる。これによって、出力端子１２が
Ｔ２を介して接地され、入力ライン６上のＬＯ入力に応
答して、ＬＯ出力が生成される。また、ＨＩ論理入力を
与えると、入力段２はＴ１およびＴ２双方のゲート電圧
を接地に設定し、Ｔ１をオンに切り替え、Ｔ２をオフに
切り替える。これによって、出力電源レベルが、Ｔ１を
介して、出力端子１２に現れる。ＴＲＩＳＴＡＴＥ入力
では、イネーブル入力ライン８がＬＯに保持されるた
め、回路は出力端子１２に接続されている共通バスから
の信号を受け取ることができ、入力段２は、ＨＩ信号を
Ｔ１のゲートに印加し更にＬＯ信号をＴ２のゲートに印
加し、双方のトランジスタをオフに切り替えて出力端子
をフローティング状態とし、共通バスからの信号の受け
取りを保留にする。

【０００９】

【発明が解決しようとする課題】この回路では、入力電
源が２．５ボルトで、出力電源が３．３ボルトの場合、
入力段のある部分にも３．３ボルトを給電し、Ｔ１に
３．３ボルトのゲート信号を生成して、Ｌ０入力または
ＴＲＩＳＴＡＴＥ入力のいずれかの間にこのトランジス
タをオフに切り替えることができるようにしなければな
らない。しかし、これは、入力段の出力電源からの分離
を損ない、出力のスイッチング・ノイズが入力段に返流
する虞れがあり、更に、入力段におけるＰＭＯＳＦＥＴ
のウエルを３．３ボルトに接続しなければならない。

【００１０】一方、出力電源を、３．３ボルトではな
く、２．５ボルトの入力電源に等しく設定した場合、他
の何らかの回路から３．３ボルトの信号が出力端子１２
に印加されると、この回路はもはや耐えることができな
い。これは、Ｔ１に印加されこれをオフに切り替えるゲ
ート電圧が２．５ボルトであり、出力端子１２の電圧が
約３ボルト以上に上昇すると、Ｔ１を再びオンに切り替
えてしまうからである。出力端子に３．３ボルトの信号
があると、大部分の電流がＴ１を通って出力電源端子１
０に流れる。通常の必須要件では洩れ電流を約１０マイ
クロアンペア未満に制限するのに対して、この電流はミ
リアンペア単位以上である。本質的に、出力端子１２
は、Ｔ１を通じて、出力電源端子１０に短絡しているこ
とになる。

【００１１】前述の回路は、入力電源および出力電源を
２．５ボルトで動作させ、出力段におけるＰＭＯＳ素子
のウエルおよびＴ１のゲートにも３．３ボルトの第３の
電源を供給することによって、耐性および伸展性の双方
を得ることができる。しかしながら、このためには、第
３の電源ピンを追加しなければならない。いかなる電源
の追加も、その結果、新たな電源と元の電源との間に洩
れを発生し、それ以外にもＥＳＤ（静電気放電）の問題
が生じる。更に、より高い電圧に耐えるために特殊な回
路の追加が必要となる場合もある。また、例えば、正し
いシーケンスで電源をオンに切り替えなければならない
ので、回路の使用が一層難しくなる。更にまた、電源の
全ての組み合わせについて、その限度の全てにおいて検
査しなければならないので、実証および検査が一層困難
となる。その結果、検査が増え、コストがかさみ、全体
として、顧客対応状況は一層困難となる。

【００１２】

【課題を解決するための手段】本発明は、高いレベルの
電圧耐性および伸展性双方を有し、しかも２本の電源ピ
ンのみがあればよい、デジタル入力および出力ライン間
インターフェース用ドライバ回路を提供しようとするも
のである。これを達成するに当たり、出力電源と出力ラ
インとの間のスイッチ（図１におけるＴ１）を、１対の
別個のスイッチに分割し、その電流回路を直列に接続
し、出力ライン上の電圧が出力電源端子上の電圧に等し
いかあるいは異なるかには係らず、ＤＲＩＶＥ ＬＯま
たはＴＲＩＳＴＡＴＥ入力論理信号に応答して、２つの
トランジスタの少なくとも一方をオフに切り替え、更に
ＤＲＩＶＥ ＨＩ入力信号に応答して双方のスイッチを
オンに切り替える制御回路を備える。

【００１３】好適な実施形態では、スイッチ対をＰＭＯ
Ｓトランジスタによって実施し、連動するウエル・バイ
アス回路が、ＰＭＯＳウエルを、出力電源端子および出
力ライン上の電圧の高い方にバイアスする。スイッチ回
路を最大限オフにするには、出力電源電圧をトランジス
タの一方のゲートに印加し、出力ライン電圧を他方のゲ
ートに印加して、高い方のゲート電圧を受け取るいずれ
かのトランジスタを最大限オフにする。第３のスイッチ
が、ＤＲＩＶＥ ＬＯ入力に応答して、出力ラインを接
地に接続する。好ましくは、第３のスイッチはＮＭＯＳ
トランジスタである。出力ラインにおける電圧に対する
出力電源端子における電圧に応じてＰＭＯＳトランジス
タの一方または他方を、ＤＲＩＶＥ ＬＯまたはＴＲＩ
ＳＴＡＴＥ入力に応答して、最大限オフにバイアスす
る。

【００１４】前述のような各ドライバ回路を介して、多
数の機能性デジタル回路を共通バスに接続することによ
り、デジタル・ネットワークを確立することができる。
ドライバ回路は伸展性を呈する。何故なら、例えば、そ
の入力段は２．５ボルトで動作することができ、その出
力段は３．３ボルト信号を共通バスに与えるからであ
る。更に、これらは、３．３ボルト、あるいは共通バス
から受け取る５ボルト信号にも耐えることができる。

【００１５】本発明のこれらおよびその他の特徴ならび
に利点は、添付図面と共に以下の詳細な説明を参照する
ことにより、当業者には明白となろう。

【００１６】

【発明の実施の形態】図２は、メモリまたはＤＳＰチッ
プのような、多数の異なる機能性回路１４が、それぞれ
の入出力バッファ・ドライバ回路１６を介して、共通バ
ス１８とインターフェースする、デジタル・ネットワー
クの全体的な構成を示す。これらの機能性回路は共通バ
スを通じて互いに通信し、ドライバ回路１６は、それぞ
れの機能性回路からの信号を調整し、共通バスに送出す
る。

【００１７】通常、一度に１つの機能性回路のみが共通
バスに信号を出力し、その回路がＥＮＡＢＬＥ入力を受
け取る。他の機能性回路は全て、この時間中受け取りモ
ードにあり、ＴＲＩＳＴＡＴＥ入力をそれぞれのドライ
バに与え、ドライバの出力をフロート（ｆｌｏａｔ）状
態にさせておく。例えば、ＴＲＩＳＴＡＴＥ入力をその
ドライバ回路に入力することによって、メモリ・チップ
に書き込みを行うことができ、一方ＥＮＡＢＬＥ入力を
ドライバ回路に供給することによって、読み出しを行う
ことができる。

【００１８】異なる機能性回路（ｆｕｎｃｔｉｏｎ ｃ
ｉｒｃｕｉｔ）は、異なる電源レベルで動作する場合が
あり、先に論じた伸展性および耐性双方を維持するとい
う問題が生ずる。双方の特性を備えつつ、必要な電源ピ
ンが２つあればよいドライバ回路を、図３に示す。これ
は、連動する機能性回路から入力を受け取り、スイッチ
ング信号を出力段２４（破線２２の右側）に出力する入
力段２０（破線２２の左側）、およびＥＳＤ保護回路２
６（破線２８の右側）を含む。入力段へのＥＮＡＢＬＥ
入力に応答して、出力段は、出力ライン３０上に論理信
号を生成する。出力ライン３０は、出力端子またはパッ
ド３２を含む。出力ライン３０上の信号は、入力段への
デジタル入力に対応する。一方、入出力ピン（端子）３
２は、共通バスに接続し、他のチップを出力論理信号を
用いて駆動することができる。ＴＲＩＳＴＡＴＥ入力が
入力段に印加されているとき、共通バスからの信号は入
力保護抵抗Ｒ１を介して出力ラインに接続されている入
力端子３４において受け取られる。

【００１９】入力段への給電は、ドライバ・チップ上の
入力電源端子３８に電圧信号を印加する入力電源３６か
ら行い、一方出力段への給電は、ドライバ・チップ上の
出力電源端子４２に別の電圧信号を供給する出力電源４
０から行う。説明の目的のために、入力電源および出力
電源はそれぞれ２．５ボルトおよび３．３ボルトを供給
すると仮定するが、他の電圧レベルも使用可能である。

【００２０】入力段は、１対の端子４４，４６におい
て、それと連動する機能性回路からの入力デジタル信号
を受け取る。端子４４は、いずれの特定時点においても
ＨＩまたはＬＯのいずれかである入力論理信号を受け取
り、端子４６はＥＮＡＢＬＥまたはＴＲＩＳＴＡＴＥ信
号のいずれかを受け取る。

【００２１】本発明の要点は、直前のドライバ回路にお
いて出力電源電圧を出力ラインに印加するために用いら
れる、出力段内の単一のスイッチング・トランジスタＴ
１を、２つの別個のスイッチング・トランジスタＴ１
Ａ，Ｔ１Ｂに分割し、それらのソース−ドレイン電流回
路を、出力電源端子４２と出力ライン３０との間に直列
に接続し、それらのゲートを、入力段からのスイッチン
グ信号に応答して別個に制御する点にある。トランジス
タＴ１Ａ，Ｔ１Ｂは、ＰＭＯＳＦＥＴとして実施するこ
とが好ましい。これらの内少なくとも１つが、機能性回
路からのＬＯ入力またはＴＲＩＳＴＡＴＥ入力のいずれ
かに応答して最大限オフ（ｆｕｌｌｙ ｏｆｆ）となる
ようにし、その結果、共通バスから出力ラインによって
受け取られる電圧が出力電源電圧よりも高くても、出力
ライン３０と出力電源端子４２との間に確実に真の切断
を得るために、２つのトランジスタの一方のゲートを出
力ラインに接続し、他方のトランジスタのゲートを出力
電源端子に接続する。これによって、２つのトランジス
タの内少なくとも１つを確実に最大限オフとする。一実
施形態では、トランジスタ・ゲートの一方と外部電源端
子との間の接続を、共通トランジスタ・ウエルを介して
行う。加えて、ウエル・バイアス回路が、出力電源端子
または出力ラインのいずれか高い方の電圧に、ＰＭＯＳ
ウエルをバイアスすることにより、出力ラインの電圧が
出力電源電圧を超過してもしなくても、ＰＭＯＳトラン
ジスタに良好なウエル・バイアスを与える。

【００２２】入力段は、ＮＡＮＤゲート４８を含む。Ｎ
ＡＮＤゲート４８は、端子４４，４６から入力を受け取
り、出力スイッチング信号を与える。出力スイッチング
信号は、反転器５０によって反転された後、Ｔ１Ａおよ
びＴ１Ｂに与えられる。反転器は、入力電源端子３８に
よって給電されるように接続されている。電源駆動を必
要とする入力段のその他のエレメントも、入力電源端子
から給電されるが、かかる接続は、図の混乱を回避する
ために示していない。

【００２３】別のＮＡＮＤゲート５２が、論理入力端子
４４から反転器５４を介して一方の入力を受け取り、Ｅ
ＮＡＢＬＥ端子４６から直接他方の入力を受け取る。こ
れは出力を与え、この出力は反転器５６による反転の
後、出力段におけるスイッチング・トランジスタＴ２の
ゲートに印加され、当該トランジスタの動作を制御す
る。Ｔ２は、ＮＭＯＳＦＥＴであることが好ましく、図
１の従来技術におけると同様に、ＬＯ入力信号に応答し
て、出力ライン３０を出力接地に接続する。

【００２４】出力段は、Ｔ１ＡおよびＴ１Ｂの制御回路
を含む。この制御回路は、反転器５０の出力における入
力電源電圧の（２．５ボルトのような）振幅を、少なく
ともそれより高いと考えられる出力電源電圧の（３．３
ボルトのような）振幅に変換し、Ｔ１ＡおよびＴ１Ｂの
ゲートに印加する。この回路は、ＮＭＯＳトランジスタ
Ｔ３を含み、そのソースは反転器５０の出力に接続さ
れ、そのドレインは第１の制御ライン５８に接続され、
そのゲートは出力電源端子４２に接続されてそれをオン
に保持する。また、この回路は、ＰＭＯＳトランジスタ
Ｔ４を含み、そのソース−ドレイン回路が出力電源端子
４２と制御ライン５８との間に接続されている。更に、
この回路は、ＰＭＯＳトランジスタＴ５およびＮＭＯＳ
トランジスタＴ６から成り、Ｔ１ＡおよびＴ４のゲート
に印加する信号を制御する第１のＣＭＯＳ（相補型金属
酸化物半導体）トランジスタ対と、ＰＭＯＳトランジス
タＴ７およびＮＭＯＳトランジスタＴ８から成り、Ｔ１
Ｂのゲートに制御信号を与える第２のＣＭＯＳトランジ
スタ対とを含む。ＰＭＯＳ素子Ｔ５，Ｔ７のゲートは、
Ｔ３のドレインにおいて制御ライン５８に接続されてお
り、一方ＮＭＯＳ素子Ｔ６，Ｔ８のゲートは、Ｔ３のソ
ースにおいて第２の制御ライン６０に接続されている。
これによって、Ｔ６およびＴ８のスイッチングの高速化
が可能となる。何故なら、制御ライン５８では、Ｔ４を
介した制御ライン５８上の出力電源の影響により、制御
ライン６０よりも電圧の遷移が遅いからである。

【００２５】２つの別個のトランジスタＴ１Ａ，Ｔ１Ｂ
を用いて出力電源端子４２と出力ライン３０との間の切
り替えを行うという独特の構成により、回路は、５ボル
トのような、出力ライン上のより高い電圧に耐えること
ができ、しかも、２．５ボルトの内部電源によって３．
３ボルトへの伸展性を維持し、用いる電源ピンも２本で
済む。出力電源端子を出力ラインから切断したい場合、
入力段へのＬＯ入力またはＴＲＩＳＴＡＴＥ入力に応答
する場合のように、出力ライン３０における電圧に対す
る出力電源端子４２における電圧に応じて、Ｔ１Ａまた
はＴ１Ｂの一方または他方を最大限オフに保持する。
「最大限オフ」という表現は、絶対的なゼロ電流を含ま
ず、トランジスタを通過するあらゆる電流洩れを、許容
可能な誤差範囲内で、非常に低いレベル（典型的に１マ
イクロアンペア未満）に抑えることを意味する。

【００２６】最大限オフの状態を得るには、Ｔ５のソー
ス−ドレイン回路を、出力電源端子４２とＴ１Ａのゲー
トとの間に接続し、Ｔ７のソース−ドレイン回路を出力
ライン３０とＴ１Ｂのゲートとの間に接続する。このよ
うに、制御ライン５８上の電圧がＬＯとなってＴ５およ
びＴ７をオンに切り替え、したがってＴ１ＡおよびＴ１
Ｂをオフに保持すると、出力電源電圧がＴ５を介してＴ
ＩＡのゲートに印加され、一方出力ライン電圧がＴ７を
介してＴ１Ｂのゲートに印加される。出力ライン３０が
５ボルトであり、出力電源端子４２が３．３ボルトであ
る場合、本発明を用いないとＴ１Ａを通じて重大な洩れ
が発生する虞れがあるが、高い方の出力ライン電圧をＴ
１Ｂのゲートに印加することによって、Ｔ１Ｂが最大限
オフとなり、出力電源端子から出力ラインを安全に切断
することを確実にする。逆に、出力ライン３０上の電圧
が出力電源電圧未満の場合、本発明を用いないとＴ１Ｂ
を通じて洩れが発生する虞れがあるが、高い方の出力電
源電圧をＴ１Ａのゲートに印加することにより、そのト
ランジスタを最大限オフに保持し、出力電源端子から出
力電源ラインを切断する。

【００２７】Ｔ１ＡおよびＴ１Ｂをオフに切り替えるに
は、制御ライン６０上のＬＯ信号がＴ６およびＴ８をオ
フに保持し、Ｔ１ＡおよびＴ１Ｂのゲートを接地から切
断する。しかしながら、ＨＩ論理信号を出力ライン上に
駆動したい場合、制御ライン５８，６０上の信号はＨＩ
となり（Ｔ４によって、２．５ボルトの入力電源レベル
ではなく、３．３ボルトの出力電源レベルがトランジス
タＴ５，Ｔ７のゲートに現れる）、ＰＭＯＳ素子Ｔ５，
Ｔ７をオフに切り替え、一方ＮＭＯＳ素子Ｔ６，Ｔ８を
オンに切り替える。こうして、Ｔ１ＡおよびＴ１Ｂのゲ
ートを、それぞれ、Ｔ６およびＴ８を介して接地に接続
することにより、オンに切り替えて、出力電源電圧を出
力ライン３０に印加する。

【００２８】Ｔ２は、従来のように動作し、Ｌ０入力信
号に応答して出力ライン３０を接地に接続し、ＨＩおよ
びＴＲＩＳＴＡＴＥ入力信号双方に応答して出力ライン
を接地から切断する。Ｔ２に対する適切なスイッチング
制御信号は、反転器５６の出力から供給される。

【００２９】適正な回路動作のためには、出力段におけ
るＰＭＯＳトランジスタのウエルを、それらの各トラン
ジスタが晒される最大の電圧に接続することが必要であ
る。この目的のために、ＰＭＯＳトランジスタＴ９，Ｔ
１０から成る別個のウエル・バイアス回路を、出力電源
および出力ライン電圧双方に晒されるＰＭＯＳトランジ
スタ（Ｔ１Ａ，Ｔ１Ｂ，Ｔ４，Ｔ５）に備える。このバ
イアス回路は、好ましくは、１対のＰＭＯＳトランジス
タＴ９，Ｔ１０から成り、そのソース−ドレイン回路
を、出力電源端子４２と出力ライン３０との間に直列に
接続する。Ｔ９およびＴ１０は、好ましくは、Ｔ１Ａ，
Ｔ１Ｂ，Ｔ４，Ｔ５と共に、共通ウエルに形成する。本
発明の目的のために、「共通」ウエルは、全てのトラン
ジスタに対する単一のウエル、および電気的に互いに共
通接続される、物理的に別個のウエル双方を含むものと
する。

【００３０】Ｔ９は、そのゲートが出力ライン３０に接
続されており、活性化（導通状態：ａｃｔｉｖａｔｅ）
されると、出力電源端子４２を共通ウエルに接続する。
Ｔ１０は、そのゲートが出力電源端子４２に接続されて
おり、活性化されると、出力ラインを共通ウエルに接続
する。したがって、出力ライン電圧が出力電源よりも高
い場合、Ｔ９はオフに保持され、Ｔ１０は出力ライン３
０を共通ウエルに接続する。出力ライン電圧が出力電源
未満になると、Ｔ９は出力電源端子を共通ウエルに接続
し、Ｔ１０はオフに保持される。ＰＭＯＳトランジスタ
Ｔ７は、この種のウエル・バイアスを必要としない。何
故なら、これは出力電源電圧に晒されるはずがなく、し
たがって他のＰＭＯＳ素子と同じウエルを共用すること
はないからである。図３では、Ｔ１Ａ，Ｔ１Ｂ，Ｔ４，
Ｔ５，Ｔ９，Ｔ１０の共通ウエルを、参照番号６２で示
す。

【００３１】出力ライン３０および端子３２，３４は、
端子３４と接地との間のダイオードＤ１、端子３２と接
地との間の第２のダイオードＤ２、および出力電源端子
４２と端子３４との間に直列接続されたダイオードＤ
３，Ｄ４，Ｄ５，Ｄ６によってＥＳＤから保護されてい
る。多数のダイオードを用いるのは、約０．６ボルトの
単一のダイオードの電圧降下では出力電源端子と共通バ
ス入力端子３４との間の通常の動作電圧差に対処できな
いからである。ダイオードＤ３〜Ｄ６は、端子３２また
は３４に印加可能な動作電圧を、出力電源電圧に約２．
４ボルトを加算した値に制限する。

【００３２】図４は、図３の回路の変形を示し、Ｔ４お
よびＴ５のソースが、出力電源端子ではなく、これらの
トランジスタの共通ウエルに接続されている。理論上、
図４の回路は、図３と同様に作動する。何故なら、出力
電源電圧が出力ライン３０上の電圧を超過する場合、Ｔ
９は出力電源電圧を共通ウエル６２に印加し、これによ
ってＴ４およびＴ５を介して、制御ライン５８およびＴ
１Ａのゲートに印加するからである。しかしながら、こ
れは、同じ回路を用いずに、ＰＭＯＳウエル（低電流機
能）およびスイッチング・トランジスタのゲート（比較
的高い電流機能が可能）の双方を駆動するという、通常
の設計規則に違反する。

【００３３】以上、ＰＭＯＳスイッチング・トランジス
タＴ１Ａ，Ｔ１Ｂを用いて実施するものとして本発明を
例示したが、Ｎ−チャネル真性（ｉｎｔｒｉｎｓｉｃ）
素子欠乏素子（ｄｅｐｌｅｔｉｏｎ ｄｅｖｉｃｅ）の
ような、他の種類のスイッチング素子も使用可能であ
る。汎用的な意味で、本発明は、印加される制御電圧に
基づいてオンまたはオフに切り替え可能なあらゆるスイ
ッチング・エレメントとでも実施可能である。しかしな
がら、例えば、ＮＭＯＳスイッチング・トランジスタを
５ボルトの出力電源と共に用いた場合、トランジスタが
駆動できる出力ラインは、約４ボルトに過ぎない。それ
でもこれはいくらかの電圧プル・アップ機能をもたらす
が、出力をレール電圧まで駆動可能であり、しかもノイ
ズ・マージンの減少も伴う、ＰＭＯＳスイッチング・ト
ランジスタを用いる場合程好ましくはない。また、ＮＭ
ＯＳトランジスタには、単一のＰＭＯＳスイッチング・
トランジスタに見られるような、洩れの問題が発生しな
い。何故なら、これは、高ゲート制御電圧ではなく、低
ゲート制御電圧によってオフに切り替えられるからであ
り、したがって本発明に対する必要性は、ＰＭＯＳスイ
ッチング・トランジスタの場合と同一ではない。

【００３４】デジタル入力を処理するバッファ論理回路
の特性（ｎａｔｕｒｅ）には、他にも可能な変形があ
る。図３および図４の論理エレメント４８，５０，５
２，５４は、非反転バッファを形成し、入力端子４４に
おけるＨＩ入力が、出力ライン３０上のＨＩ出力とな
る。反転バッファを用いることも可能であり、その場
合、端子４４におけるＨＩ入力によって出力ライン３０
上にＬＯ出力が生成され、端子４４におけるＬＯ入力に
よって出力ライン３０上にＨＩ出力が生成される。この
ように、入力端子４４におけるＤＲＩＶＥ ＨＩ信号が
出力ライン３０上にＨＩ信号を生成し、ＤＲＩＶＥ Ｈ
Ｉ信号は非反転バッファに対しては論理ＨＩであり、反
転バッファに対しては論理ＬＯであり、更に入力端子４
４におけるＤＲＩＶＥ ＬＯについてはその逆であると
言うことにより、論理回路を更に一般化することができ
る。

【００３５】以上本発明の実施例をいくつか示しかつ説
明したが、種々の変形や代替実施形態も当業者には想起
されよう。したがって、本発明は特許請求の範囲に関し
てのみ限定されることを意図するものとする。

【図面の簡単な説明】

【図１】前述の従来のドライバ回路の簡略構成図であ
る。

【図２】多数の機能性デジタル回路と共通バスとの間を
インターフェースする新たなドライバ回路を有するデジ
タル・ネットワークのブロック図である。

【図３】本発明の一実施形態を組み込んだ、ドライバ回
路の構成図である。

【図４】図１におけるような出力電源電圧と接地との間
で直接駆動するのではなく、ウエル電圧と接地との間で
駆動する、出力段ＰＭＯＳトランジスタの１つに、入力
段がスイッチング電圧を生成する、本発明の第２の実施
形態の構成図である。

【符号の説明】

２ 入力段 ６ 入力 ８ イネーブル入力 Ｔ１ ＰＭＯＳＦＥＴ Ｔ２ ＮＭＯＳＦＥＴ １０ 出力電源端子 １２ 出力端子 １４ 機能性回路 １６ 入出力バッファ・ドライバ回路 １８ 共通バス ２０ 入力段 ２４ 出力段 ２６ ＥＳＤ保護回路 ３０ 出力ライン ３２ 出力端子 ３４ 入力端子 ３６ 入力電源 ３８ 入力電源端子 ４０ 出力電源 ４２ 出力電源端子 ４４ 入力端子 ４６ ＥＮＡＢＬＥ端子 ４８ ＮＡＮＤゲート ５０ 反転器 ５２ ＮＡＮＤゲート ５４，５６ 反転器 ５８ 制御ライン ６２ 共通ウエル Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６ ダイオード Ｔ１Ａ，Ｔ１Ｂ，Ｔ４，Ｔ５，Ｔ７，Ｔ９，Ｔ１０
ＰＭＯＳトランジスタ Ｔ２，Ｔ３，Ｔ６，Ｔ８ ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャスプリート・シング アメリカ合衆国ミシガン州48202，デトロ イト，ウエスト・ベサーン 1350，ナンバ ー806 (72)発明者 グレゴリー・ティー・コカー アメリカ合衆国ワシントン州98683，バン クーバー，サウスイースト・ワンハンドレ ッドアンドフィフティフィス・アベニュー 3812 (72)発明者 マーク・アール・ニューマン アメリカ合衆国ワシントン州98683，バン クーバー，サウスイースト・ワンハンドレ ッドアンドシックスティファースト・プレ イス 1710

Claims (10)

【特許請求の範囲】
1. 【請求項１】 デジタル入力（４４）と出力（３０）と
   の間をインターフェースする、高電圧耐性および伸展性
   ドライバ回路であって、 ＤＲＩＶＥ ＨＩまたはＤＲＩＶＥ ＬＯを取り得る入
   力デジタル信号を受け取るように接続され、入力電源
   （３６）からスイッチング信号を生成するように動作可
   能な入力段（２０）と、 前記スイッチング信号を受け取るように接続され、前記
   入力信号に対応しかつ出力電源によってセットされるＨ
   Ｉ状態を有する出力信号を生成するように、前記入力電
   源とは異なる場合もあり得る出力電源（４０）によって
   動作可能な出力段（２４）と、 前記出力信号を受け取るように接続された出力ライン
   （３０）であって、前記出力電源とは異なる場合もあり
   得る他の信号を受け取る可能性がある出力ラインと、を
   備え、 前記出力段が、 出力電源から電圧を受け取る出力電源端子（４２）と、 前記出力電源端子と前記出力ラインとの間に直列に接続
   されたそれぞれの電流回路と、印加される制御電圧に応
   答して、それぞれの電流回路をオンまたはオフに切り替
   えるそれぞれの制御端子を有する１対のスイッチ（Ｔ１
   Ａ，Ｔ１Ｂ）と、 ＤＲＩＶＥ ＨＩ入力信号に応答して、前記スイッチの
   双方をオンに切り替える制御回路（Ｔ３，５８，４２，
   Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，６０，６２）と、を備
   えることを特徴とする該ドライバ回路。
2. 【請求項２】 請求項１記載のドライバ回路において、
   前記入力段が、更に、ＴＲＩＳＴＡＴＥ入力信号を受け
   取るように接続されており、前記制御回路が、ＴＲＩＳ
   ＴＡＴＥ入力信号に応答して前記少なくとも１つのスイ
   ッチをオフに切り替えることを特徴とする該ドライバ回
   路。
3. 【請求項３】 請求項１記載のドライバ回路において、
   前記制御回路が、ＤＲＩＶＥ ＬＯ入力信号に応答し
   て、前記出力ライン上の電圧が前記出力電源端子上の電
   圧と等しいかあるいは異なるかには係らず、前記スイッ
   チの少なくとも１つをオフに切り替えることを特徴とす
   る該ドライバ回路。
4. 【請求項４】 請求項３記載のドライバ回路において、 前記入力段が、更に、ＴＲＩＳＴＡＴＥ入力信号を受け
   取るように接続されており、前記制御回路がＴＲＩＳＴ
   ＡＴＥ入力信号に応答して前記少なくとも１つのスイッ
   チをオフに切り替え、前記スイッチが第１および第２の
   ＰＭＯＳトランジスタから成り、そのソース−ドレイン
   回路の一方の端子が、それぞれ、前記出力電源端子およ
   び前記出力ラインに接続されており、そのソース−ドレ
   イン回路の逆側の端子が互いに接続されており、 前記制御回路が、ＤＲＩＶＥ ＬＯまたはＴＲＩＳＴＡ
   ＴＥ入力信号に応答して、前記第１および第２のＰＭＯ
   Ｓトランジスタのゲートをそれぞれ前記出力電源端子お
   よび前記出力端子における電圧に接続し、ＤＲＩＶＥ
   ＨＩ入力信号に応答して接地に接続する第１（Ｔ５，Ｔ
   ６）および第２（Ｔ７，Ｔ８）のゲート駆動回路を備え
   ることを特徴とする該ドライバ回路。
5. 【請求項５】 請求項４記載のドライバ回路において、
   前記第１および第２のゲート駆動回路が、 （ａ）前記出力電源端子と接地との間、および前記出力
   ラインと接地との間にそれぞれ直列に接続されたそれぞ
   れ１対のＣＭＯＳトランジスタ（Ｔ５，Ｔ６；Ｔ７，Ｔ
   ８）であって、この前記第１および第２のＣＭＯＳ対の
   トランジスタ間に前記第１および第２のＰＭＯＳトラン
   ジスタのゲートがそれぞれ接続されて、 （ｂ）前記入力信号に応答して、前記ＣＭＯＳ対のゲー
   トをバイアスするゲート駆動バイアス回路（Ｔ３，Ｔ
   ４，５８，６０）とを備えることを特徴とする該ドライ
   バ回路。
6. 【請求項６】 請求項１記載のドライバ回路において、 前記スイッチの対が、ソース−ドレイン回路が前記電流
   回路として機能し、ゲートが前記制御端子として機能す
   るＰＭＯＳトランジスタから成り、 更に、前記ＰＭＯＳウエルを、前記出力電源端子上の電
   圧および前記出力ライン上の電圧の内高い方にバイアス
   するように接続されたウエル・バイアス回路（Ｔ９，Ｔ
   １０）を備えることを特徴とする該ドライバ回路。
7. 【請求項７】 異なる電圧レベルを取り得る第１および
   第２ノード（４２，３０）間の接続を制御するスイッチ
   ング回路であって、 前記ノード間に直列に接続された第１および第２のＰＭ
   ＯＳトランジスタ（Ｔ１Ａ，Ｔ１Ｂ）であって、それぞ
   れのソース−ドレイン回路の一方の端子がそれぞれ前記
   第１および第２のノードに接続され、それぞれのソース
   −ドレイン回路の他方の端子が互いに接続されている、
   第１および第２のＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのウエルを、前記ノード上の
   電圧の高い方にバイアスするように接続されているウエ
   ル・バイアス回路（Ｔ９，Ｔ１０）と、 オフ制御信号に応答して、前記第１および第２のノード
   における電圧をそれぞれ前記第１および第２のＰＭＯＳ
   トランジスタのゲートに印加するゲート駆動回路（Ｔ
   ５，Ｔ６，Ｔ７，Ｔ８）と、を備えることを特徴とする
   該スイッチング回路。
8. 【請求項８】 請求項７記載のスイッチング回路におい
   て、前記ゲート駆動回路が、オン制御信号に応答して、
   前記ＰＭＯＳトランジスタのゲートに接地電位を印加す
   ることを特徴とするが該スイッチング回路。
9. 【請求項９】 請求項７記載のスイッチング回路におい
   て、前記ＰＭＯＳトランジスタが、共通ウエル（６２）
   と、共通ウエル・バイアス回路（Ｔ９，Ｔ１０）とを有
   することを特徴とする該スイッチング回路。
10. 【請求項１０】 請求項７記載のスイッチング回路にお
    いて、オフ制御信号に応答して、前記ゲート・バイアス
    回路が、前記第２のノードにおける電圧に対する前記第
    １のノードにおける電圧に応じて前記ＰＭＯＳトランジ
    スタの一方または他方を、最大限オフにバイアスするこ
    とを特徴とする該スイッチング回路。