JP3175811B2 - プログラマブル論理デバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、配線のための多数の固
定配線と多数のプログラマブルスイッチを有するプログ
ラマブル論理デバイスに係り、特に、このようなプログ
ラマブル論理デバイスにおける信号ネットの配線技術に
関する。

【０００２】

【従来の技術】従来、この種のプログラマブル論理デバ
イス上の信号ネットは、選択した固定配線をプログラマ
ブルスイッチ経由で直列接続することにより配線され、
信号ネットのどの部分も１本の固定配線によって構成さ
れていた。

【０００３】図４は、そのような従来の信号ネットの配
線例を説明するための概略図である。図４において、４
０１はプログラマブル論理デバイスのチップである。こ
のチップ４０１上には、プログラマブル論理素子４０
２，４０３，４０４，４０５，４０６，４０７と、これ
らプログラマブル論理素子間の信号ネット等の配線のた
めに用いられる多数のプログラマブルスイッチ４１０，
４１１，４１２，４１３，４１４，４１５及び多数の固
定配線４１６，４１７，４１８，４１９，４２０が設け
られている。ただし、図面を簡略にするため、プログラ
マブルスイッチ及び固定配線は説明に必要な分のみ示さ
れている。

【０００４】従来、プログラマブル論理素子４０７の出
力バッファ４０８からプログラマブル論理素子４０５の
入力バッファ４０９に至る信号ネットの配線は、例えば
図示のように、固定配線４１６，４１７，４１８，４１
９，４２０をプログラマブルスイッチ４１０，４１１，
４１２，４１３，４１４，４１５で直列接続することに
よってなされる。したがって、この信号ネットの一端か
ら他端までの抵抗は、固定配線４１６〜４２０の配線抵
抗とプログラマブルスイッチ４１０〜４１５のスイッチ
抵抗を合計したものに等しい。

【０００５】この例から理解されるように、従来は、信
号ネットのどの部分も１本の固定配線により配線され
た。したがって、信号ネットの抵抗は、配線長と、経由
するプログラマブルスイッチの個数によって決まる。信
号ネットの抵抗を減らすには、配線長を短くして固定配
線による配線抵抗を減らすとともに、経由するプログラ
マブルスイッチ数を少なくしてスイッチ抵抗を減らす必
要がある。

【０００６】なお、一般に、プログラマブル論理デバイ
スのチップの周縁部はＩ／Ｏ領域とされ、そこに外部信
号入出力のためのＩ／Ｏバッファ（これも普通、プログ
ラマブルである）、外部信号入出力ピンの接続のための
ボンディング・パッド、配線のためのプログラマブルス
イッチ及び固定配線が設けられる。これらＩ／Ｏ領域内
の要素は、図面を簡略にするため図４には示されていな
い。Ｉ／Ｏ領域内の信号ネットの配線も、Ｉ／Ｏ領域と
内部領域との間の信号ネットの配線も、同様の方法によ
って行なわれている。

【０００７】

【発明が解決しようとする課題】プログラマブル論理デ
バイスの高速動作を実現するためには、少なくとも動作
速度を左右する特定信号の伝送時間を短縮する必要があ
り、そのためには、その信号ネットの抵抗を小さくする
必要がある。

【０００８】そこで、従来は、プログラマブル論理デバ
イス上に論理をプログラムする際に、高速性を要求され
る信号ネットについて、配線長が短くなるように優先的
に配置配線している。

【０００９】しかし、現実のプログラマブル論理デバイ
スにおいて、信号ネットを配線長が短くなるように優先
的に配置配線するといっても、関連した素子の配置等に
よって自ずと制約があるとともに、多くの信号ネットを
優先的に配置配線しようとすると、それ以外の信号ネッ
トの配置配線の自由度が犠牲になり、その配線長の増加
及び経由プログラマブルスイッチ数の増加により抵抗が
増加する結果、プログラマブル論理デバイスの期待する
ような高速動作を実現できない場合が少なくなかった。

【００１０】本発明の目的は、前述の信号ネットの配線
に関する問題点を改善し、プログラマブル論理デバイス
の高速動作を実現することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、プログラマブル論理デバイス上に論理を
プログラムする場合に、配線長の短縮が困難な信号ネッ
トについても抵抗を削減できる新規な配線手法を導入す
る。

【００１２】すなわち、配線のための多数の固定配線及
び多数のプログラマブルスイッチを有するプログラマブ
ル論理デバイスにおいて、特定の信号ネットの少なくと
も一部区間を、プログラマブルスイッチをプログラムす
ることにより該プログラマブルスイッチとともに並列接
続された複数本の固定配線によって配線する（請求項
１）。

【００１３】また、少なくとも一部区間で固定配線が並
列接続された特定の信号ネットにおいて、固定配線の並
列接続本数の変更位置を、該特定の信号ネットの負荷接
続位置に接近させる（請求項２）。

【００１４】さらに、少なくとも一部区間で固定配線が
並列接続された特定の信号ネットにおいて、固定配線の
並列接続本数を、信号ソースが接続される端の近傍で最
も多くし、負荷が接続される毎に、その位置の近傍で減
少させる（請求項３）。

【００１５】なお、本発明によるプログラマブル論理デ
バイスにおいて、前記従来技術、つまり、特定の信号ネ
ットの優先配置配線により専ら配線長を短縮して配線抵
抗を減らす方法を併用できることは当然である。

【００１６】

【作用】本発明によれば、特定の信号ネットの少なくと
も一部区間で固定配線がプログラマブルスイッチととも
に並列化される。固定配線が並列化された区間の抵抗、
すなわち固定配線による配線抵抗及びプログラマブルス
イッチのスイッチ抵抗の合成抵抗は、固定配線の並列接
続本数に反比例して減少する。したがって、信号伝送の
高速性を要求される信号ネットの配線長の短縮が困難な
場合でも、固定配線を並列接続する範囲（全長または一
部区間）とその並列接続本数を適当に選ぶことによっ
て、当該信号ネットの抵抗を小さくし、その信号伝送時
間を短くすることができる。

【００１７】このような固定配線の並列化により信号ネ
ットの抵抗を減らす配線手法によれば、特に、従来の優
先配置配線で配線長を短縮して信号ネットの抵抗を減ら
す手法と併用することにより、従来より多くの信号ネッ
トを高速化し、プログラマブル論理デバイスを高速動作
させることが可能になる。

【００１８】信号ネットの負荷接続点で信号の反射（多
くの場合、全反射）が生じるが、この信号ネット中に固
定配線の並列接続数が変化する点があると、そこでも信
号の反射が生じる。信号ネット中に多数の反射点がある
と、それぞれの点で発生する反射の影響で伝送信号波形
の複雑な崩れが起こりやすい。これは動作を不安定にし
たり、動作解析を面倒にする要因になるので、好ましく
ない。

【００１９】本発明によれば、この問題は、固定配線の
並列接続本数の変化点を負荷接続点に接近させることに
よって解決される。こうすることで、固定配線の並列接
続本数の変化点と負荷接続点での反射時間の差が小さく
なり、反射点を減らしたと同等の効果があり、反射の影
響による伝送信号波形の崩れを、より単純なものにする
ことができる。

【００２０】負荷接続点の多い信号ネットの場合、上に
述べた反射の影響を逓減することと並んで、配線領域の
確保を考慮することが重要である。本発明によれば、こ
れら２つの課題は、信号ネットの信号ソース接続端近傍
で固定配線の並列接続本数を最も多くし、負荷が接続さ
れる毎に、その位置で固定配線の並列接続本数を減らす
ことにより解決される。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００２２】図１は、本発明によるプログラマブル論理
デバイス上の信号ネットの配線の一例を説明するための
概略図である。図１において、１０１はプログラマブル
論理デバイスのチップであり、このチップ上には、プロ
グラマブル論理素子１０２，１０３，１０４，１０５，
１０６，１０７のほかに、配線のための多数の固定配線
と多数のプログラマブルスイッチがある。チップ１０１
の周縁部のＩ／Ｏ領域が省略されていることは図４の場
合と同様である。

【００２３】図１には、プログラマブル論理素子１０７
の出力バッファ１０８とプログラマブル論理素子１０５
の入力バッファ１０９を接続する論理をプログラムした
場合の信号ネットの配線例が示されている。

【００２４】この配線例においては、３個のプログラマ
ブルスイッチ１１０（図面を簡略にするため、図１並び
に図２及び図３において、１つの組をなす複数のプログ
ラマブルスイッチを１つの参照符号で表わす。他のプロ
グラマブルスイッチの組及び固定配線の組も同様であ
る）、３個のプログラマブルスイッチ１１１、３個のプ
ログラマブルスイッチ１１２、２個のプログラマブルス
イッチ１１３、プログラマブルスイッチ１１４，１１
５、３本の固定配線１１６、３本の固定配線１１７、２
本の固定配線１１８、固定配線１１９，１２０により、
出力バッファ１０８（信号ソース）の出力と入力バッフ
ァ１０９（負荷）の入力との間の信号ネットが配線され
る。

【００２５】図１から分かるように、固定配線１１６，
１１７はプログラマブルスイッチ１１０，１１２によっ
て並列接続され、また、固定配線１１８もプログラマブ
ルスイッチ１１２，１１３により並列接続されている。
したがって、各プログラマブルスイッチのスイッチ抵抗
と各固定配線の配線抵抗がそれぞれ一定とすれば、プロ
グラマブルスイッチ１１０からプログラマブルスイッチ
１１２までの抵抗は、図４に示した対応区間のそれの３
分の１である。プログラマブルスイッチ１２からプログ
ラマブルスイッチ１３までの抵抗も、図４の対応区間よ
り半減する。したがって、当該信号ネットの抵抗は、物
理的な配線長が同じでありながら、従来例のそれの半分
未満にまで減少し、したがって信号転送時間も大幅に短
縮される。換言すれば、この信号ネットは、信号伝送時
間の観点からみた実質的な配線長が、図４に示した配線
例の半分未満にまで短縮された考えることができる。

【００２６】同様の配線方法は、プログラマブル論理デ
バイスのチップのＩ／Ｏ領域と内部領域との間の信号ネ
ットにも適用し得る。そのような信号ネットの例を図２
により説明する。

【００２７】図２において、２０１はプログラマブル論
理デバイスのチップを示し、２０２はチップ２０１の周
縁部に設けられるＩ／Ｏ領域であり、２０３はチップ２
０１の内部領域である。Ｉ／Ｏ領域２０２において、２
２２は外部信号ピンとの接続のためのボンディングパッ
ド、２２３はＩ／Ｏバッファ（通常、入力バッファとし
ても出力バッファとしても使うことのできるプログラマ
ブル素子）である。内部領域２０３において、２２４は
プログラマブル論理素子、２２１はプログラマブル論理
素子２２４の入力バッファである。２２５，２３０〜２
３３はプログラマブルスイッチ、２３８〜２４０は固定
配線である。

【００２８】図２の（ａ）及び（ｂ）は、Ｉ／Ｏバッフ
ァ２２３（信号ソース）の出力からプログラマブル論理
素子２２４内の入力バッファ２２１（負荷）の入力まで
の信号ネットの配線例を示している。

【００２９】図２（ａ）に示す例では、並列接続した３
本の固定配線２３８と、並列接続した２本の固定配線２
３９と、１本の固定配線２４０との直列接続により当該
信号ネットが配線されるようにプログラマブルスイッチ
２２５，２３０〜２３３がプログラムされる。

【００３０】図２（ｂ）に示す例では、並列接続した２
本の固定配線２３８と、１本の固定配線２３９との直列
接続により当該信号ネットが配線されるようにプログラ
マブルスイッチ２２５，２３０〜２３３がプログラムさ
れる。この信号ネットは配線長が（ａ）に示した信号ネ
ットより短いため、固定配線２３８の並列接続本数が１
本減らされ、かつ固定配線２３９の区間は並列化されて
いない。

【００３１】この例にみられるように、配線長は、配線
のための固定配線の並列接続本数を決定する主要因であ
るが、経由するプログラマブルスイッチの個数や接続さ
れる負荷の個数等も、並列接続本数を決定する際に考慮
すべき要因である。

【００３２】なお、図１及び図２に示した例では、信号
ネット中に固定配線が並列化された区間と並列化されな
い区間があり、また、区間によって固定配線の並列接続
本数が異なっていた。このようにすると、配線領域を確
保しやすい。しかし、信号ネットの全長にわたって固定
配線が並列化される場合も、また、並列接続本数が全長
にわたり均一にされる場合も当然ある。要は、固定配線
とプログラマブルスイッチの無駄な消費を避け、かつ、
信号ネット全体の配線領域確保を考慮して、信号ネット
の抵抗が期待値となるようにプログラムすることにな
る。

【００３３】信号ネットの途中で固定配線の並列接続本
数が変化すると、その位置で信号の反射が生じる。した
がって、反射ノイズを嫌う信号ネット等では、並列接続
本数の変化点を減らす必要があることがある。

【００３４】また、反射は信号ネットの負荷接続点にお
いても生じる。信号ネットの様々な位置で反射が生じる
と、それぞれの位置での反射の影響により伝送信号波形
が複雑に崩れ好ましくない。

【００３５】伝送信号波形の複雑な崩れを起こさせない
ため、本発明は、固定配線の並列接続本数の変更位置を
負荷接続位置にできる限り接近させる。そのような配線
の例を図３によって説明する。

【００３６】図３において、３０１はプログラマブル論
理デバイスのチップであり、３０２〜３０７はチップ３
０１上のプログラマブル論理素子、３０８はプログラマ
ブル論理素子３０７の出力バッファ、３２０，３２１は
プログラマブル論理素子３０５，３０６の入力バッフ
ァ、３１０〜３１５はプログラマブルスイッチ、３１
７，３１８は固定配線である。Ｉ／Ｏ領域は省略されて
いる。

【００３７】ここで説明しようとしている信号ネット
は、プログラマブル論理素子３０７の出力バッファ３０
８の出力と、プログラマブル論理素子３０６の入力バッ
ファ３２１の入力及びプログラマブル論理素子３０５の
入力バッファ３２０の入力とが接続される信号ネットで
ある。この信号ネットは、プログラマブルスイッチ３１
０、３個のプログラマブルスイッチ３１１、３個のプロ
グラマブルスイッチ３１２、２個のプログラマブルスイ
ッチ３１３、プログラマブルスイッチ３１５、並列接続
された３本の固定配線３１７及び並列接続された２本の
固定配線３１８により配線されるようにプログラムされ
ている。

【００３８】この信号ネット中の固定配線の並列接続本
数は、プログラマブルスイッチ３１２の位置で３本から
２本に変化するので、この位置で信号の反射が生じ、ま
た入力バッファ３２０，３２１（負荷）の接続位置でも
反射が生じる。このような反射の影響を考慮し、図３に
みられるように、固定配線の並列接続本数の変化位置を
負荷接続位置に近接させるようにしている。このように
すると、それぞれの位置での反射の時間差が小さくなる
ため、反射の影響による伝送信号波形の崩れが、それぞ
れの位置が離れてる場合ほど複雑にならないという効果
がある。

【００３９】観点を変えると、図３に示した配線方法
は、信号ネットの信号ソース接続端（出力バッファ３０
８の接続される端）で固定配線の並列接続本数を最も多
くし、負荷（入力バッファ３１４）が接続される毎に、
その接続位置の近傍で並列接続本数を減らすというもの
である。このような配線方法は、信号ネットの途中に複
数の負荷が接続される場合に、反射の影響の低減及び配
線領域確保の両面で効果的である。

【００４０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、プログラマブル論理デバイスにおいて、特定の信
号ネットの少なくとも一部区間で、プログラマブルスイ
ッチをプログラムすることにより、該プログラマブルス
イッチとともに固定配線が並列化されるので、配線長の
短縮が困難な信号ネットでも容易に抵抗を減らし信号伝
送時間を短縮できるので、より多くの信号ネットの高速
化が可能であり、したがって、プログラマブル論理デバ
イスを高速動作させることができる。プログラマブル論
理デバイスにおいて、信号ネット上の反射の影響による
伝送信号波形の複雑な崩れを防止しつつ信号ネットを高
速化でき、また、負荷接続数の多い信号ネットにおいて
も、反射の影響の低減と配線領域の確保を両立させつ
つ、抵抗を減らし高速化することができる等、多くの効
果を得られる。

【図面の簡単な説明】

【図１】本発明によるプログラマブル論理デバイスの内
部領域内の信号ネットの配線例を説明するための概略図
である。

【図２】（ａ）本発明によるプログラマブル論理デバイ
スのＩ／Ｏ領域と内部領域との間の信号ネットの配線例
（配線長が長い例）を説明するための概略図である。 （ｂ）本発明によるプログラマブル論理デバイスのＩ／
Ｏ領域と内部領域との間の信号ネットの配線例（配線長
が短い例）を説明するための概略図である。

【図３】本発明によるプログラマブル論理デバイスの内
部領域内の途中に負荷が接続される信号ネットの配線例
を説明するための概略図である。

【図４】従来のプログラマブル論理デバイスにおける信
号ネットの配線例を説明するための概略図である。

【符号の説明】

１０１ プログラム論理デバイスのチップ １０２〜１０７ プログラマブル論理素子 １０８ 出力バッファ １０９ 入力バッファ １１０〜１１５ プログラマブルスイッチ １１６〜１２０ 固定配線 ２０１ プログラマブル論理デバイスのチップ ２０２ チップのＩ／Ｏ領域 ２０３ チップの内部領域 ２２１ 入力バッファ ２２２ ボンディングパッド ２２３ Ｉ／Ｏバッファ ２２４ プログラマブル論理素子 ２３８〜２４０ 固定配線 ２２５，２３０〜２３３ プログラマブルスイッチ ３０１ プログラマブル論理デバイスのチップ ３０２〜３０７ プログラマブル論理素子 ３０８ 出力バッファ ３１０〜３１５ プログラマブルスイッチ ３１７，３１８ 固定配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式 会社 日立製作所 オフィスシステム設 計開発センタ内 (56)参考文献 特開 平４−227328（ＪＰ，Ａ) 特開 平３−3255（ＪＰ，Ａ) 特開 平４−322463（ＪＰ，Ａ) 特開 平１−205546（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 配線のための多数の固定配線及び多数の
   プログラマブルスイッチを有するプログラマブル論理デ
   バイスにおいて、特定の信号ネットは、その少なくとも
   一部区間が、プログラマブルスイッチをプログラムする
   ことによって該プログラマブルスイッチとともに並列接
   続された複数本の固定配線により配線されたことを特徴
   とするプログラマブル論理デバイス。
2. 【請求項２】 請求項１記載のプログラマブル論理デバ
   イスにおいて、少なくとも一部区間がプログラマブルス
   イッチをプログラムすることによって並列接続された複
   数本の固定配線により配線された特定の信号ネットにお
   ける固定配線の並列接続本数が、該特定の信号ネットの
   負荷接続位置に近接した位置で変更されていることを特
   徴とするプログラマブル論理デバイス。
3. 【請求項３】 請求項２記載のプログラマブル論理デバ
   イスにおいて、少なくとも一部区間がプログラマブルス
   イッチをプログラムすることによって並列接続された複
   数本の固定配線により配線された特定の信号ネットにお
   ける固定配線の並列接続本数が、該特定の信号ネットの
   信号ソースが接続される端の近傍で最も多く、負荷が接
   続される毎に減少していることを特徴とするプログラマ
   ブル論理デバイス。