KR900008023B1 - 대규모 반도체 논리장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 원 발명의 논리장치의 일실시예를 나타내는 도면.
제2도는 버퍼회로의 일례를 나타내는 회로도.
제3a도, 제3b도는 버퍼회로의 접속변경을 설명하는 도면.
제4도는 제1도의 제1단 버퍼회로의 예를 나타내는 논리회로도.
제5도는 제1도의 제2단 버퍼회로의 예를 나타내는 논리회로도.
제6도는 제1도의 제3단 버퍼회로의 예를 나타내는 논리회로도.
제7도는 제1도의 제2단 버퍼회로의 집합구성을 나타내는 도면.
제8도는 본원 발명의 논리장치의 다른 실시예를 나타내는 도면.
본원 발명은 대규모 반도체 논리장치에 관한 것이며, 특히 고속 디지탈 처리장치에 사용하는 대규모 반도체 논리장치에 적합한 클록신호회로에 관한 것이다.
100,000게이트급의 대규모 반도체 논리장치에 있어서는, 칩 위의 넓은 범위에 플립플롭이나 메모리나 레지스터파일과 같은 순서논리회로가 다수 산재한다. 이 순서논리회로에는 다른 상(相)을 가진 복수의 클록신호가 공급되고, 이 순서논리회로는 클록신호에 동기해서 동작한다. 클록신호의 발생원에서 보면, 이 순서논리회로는 부하에 해당되므로, 본원 명세서에 있어서는 부하회로라 칭한다. 칩 위에 다수 배치된 부하회로에의 클록신호의 공급라인은 논리장치가 대규모로 될수록 복잡하고 다기(多岐)에 이른다.
이를 다상(多相)클록신호는 부하회로에 도착한 시점에 있어서도 논리장치에 위상관계가 입력시와 일치되어 있지 않으면, 논리장치가 바르게 동작하지 않는다. 따라서, 다상클록신호를 스큐(skew)를 되도록 적게해서 부하회로에 분배하는 것이 대규모 반도체 논리장치에 있어서 커다란 문제가 된다.
1978년 12윌 14일에 후지쓰(富士通) 가부시키가이샤가 일본국에 특허출원 한 일본국 특허출원공개 제55-80,131호 공보에는 초퍼회로에 의한 파형변환에 따르는 고속클록펄스 작성 및 상간(相間)의 위상조정수단에 대해서 개시되어 있고, 클록펄스의 등지연(等遲延) 시간분배에 대해서는 등길이배선(等長配線)만이 제안되어있다.
칩 위의 회로의 집적도가 커지면 커질수륵, 클록신호라인의 지연시간을 균일하게 하는 것은 더욱 곤란해진다. 또한, 등길이배선만으로는 스큐를 저감하는 것은 어렵다. 어떤 클록신호라인에 접속되는 부하회로의 수가 다르면 부하용량이 변하고, 따라서 지연시간도 달라진다.
본원 발명의 목적은 다상의 클록신호를 다수의 부하회로에 등지연시간으로 분배하는 대규모 반도체 논리장치를 제공하는데 있다.
본원 발명은 클록신호입력핀에서 칩 위에 산재해 있는 다수의 부하회로에 적어도 3단의 버퍼(buffer)회로를 통해서 다상의 클록신호의 분배를 행하는 구성을 취한다. 제1단 버퍼회로를 입력핀 주변에, 제2단 버퍼회로를 칩 중앙부에 각각 배치한다. 접속되는 2개의 각단 버퍼회로의 사이를 등길이배선하고, 또한 각 상사이에서 다음 단의 버퍼회로의 수를 동일하게 해서, 각단 버퍼회로 사이를 등저항, 등용량으로 한다. 그리고, 각 최종단 버퍼회로와 그것에 접속되는 각 부하회로와의 사이도 역시 등길이배선하고, 또한 최종단 버퍼회로에 접속되는 부하회로의 수를 동일하게 해서, 각 상의 입력핀에서 부하화로에 이르는 클록신호경로를 등지연시간이 되도록 하였다.
본원 발명의 실시예에 대하여 설명하기 전에 본원 발명의 기본 원리에 대하여 설명한다.
제1단 버퍼회로에서 제2단 버퍼회로에 이르는 클록신호의 분배는 배선수가 클록신호의 상수(相數)분만으로 끝나고, 더우기 제2단 버퍼회로의 위치가 칩 중앙에 있기 때문에, 등지연시간이 되도륵 당초부터 배치배선이 용이하다. 최종단 버퍼회로와 부하회로의 배치는 칩을 설계하는데 있어서, 클록신호회로 이외의 논리신호회로의 배치가 결정된 후에 정해진다.
따라서, 최종단 버퍼회로와 부하회로는 칩 위의 각부에 불규칙하게 산재하고 있다. 이와같은 조건하에서 최종단 버퍼회로와 그 전후에 접속되는 앞단 버퍼회로(1)와 부하회로와의 사이의 배선을 등지연시간배선으로 하는데는 같은 상의 클록신호내에 있어서는 어떤 버퍼회로 및 부하회로도 호환성(互換性)을 갖는다는 특징을 이용해서 행한다. 그리고, 또한 다음 단의 입력용량을 모든 상에 걸쳐서 동일하게 하기 위해, 더미(dummy)회로를 사용해서 다음 단의 회로수를 모든 클록상에 걸쳐서 동일하게 한다.
본원 발명의 실시예에 대하여 도면을 참조해서 설명한다.
제1도에 있어서, 칩(6)은 대규모 반도체 논리회로를 그 위에 형성하고 있다. 이 칩(6)의 주변부에는 입출력신호패드가 배치된다. 출력패드는 생략되어 있다. 특히 다상클록신호의 입력패드(핀)(5)는 입력클록신호 사이에 위상변화가 생기지 않도록 주변의 중앙부에 집중해서 배치한다. 이와같은 핀(5)의 배치에 의해서 접속되는 제1단 버퍼회로와의 사이의 배선을 최단거리로 하고, 또한 클록신호의 각 상의 배선을 같은 길이로 할 수 있다. 핀(5)에서 T0,T1,……,TN은 각상을 나타내고 있으며, 각각 위상이 다른 클록신호가 입력된다. 제1도의 경우에는 N+1 상의 다상클록신호가 핀(5)에 입력된다.
제1단 버퍼회로(1)는 핀(5)의 근방에 배치되고, 그 수는 클록신호의 상수(相數)와 일치한다. 버퍼회로는 모두 같은 것이다.
제2단 버퍼회로(2)는 칩(6)의 대략 중앙부에 배치되고, 제1단 버퍼회로(1)에서 제2단 버퍼회로(2)와의 사이에 각 상의 클록신호의 위상관계의 변화를 일으키지 않도록 등길이, 등용량 배선을 실시한다.
클록신호의 각 상에 대응하는 제1단 버퍼회로(1)의 각각(각 상)에는 각각 n1개의 동일한 제2단 버퍼회로(2)가 접속된다. 클록신호의 어느 상도 동수의 제2단 버퍼회로를 접속해서 동일한 용량을 갖추는 것이 중요하다. 필요하면 더미버퍼회로가 사용된다.
제2도에 버퍼회로를 CMOS 인버터회로로 구성한 예가 나타나있다. 일반적으로, P-MOS 트랜지스터는 온(on)저항에 N-MOS 트랜지스터보다 크기 때문에, 양 트랜지스터에서 시정수(時定數)가 다르다. 따라서 버퍼회로를 COMS 트랜지스터로 구성한 경우, P-MOS 트랜지스터를 N-MOS 트랜지스터보다 크게(온저항감소) 만들어, 상승과 하강의 시정수를 대략 동일하게 갖추는 것이 바람직하다. 제2도에서는 위쪽의 P-MOS 트랜지스터를 2개로 해서 온저항을 N-MOS 트랜지스터의 그것과 동일하게 하고 있다. 이 버퍼회로는 제2도에 나타낸 바와같이 모든 단의 버퍼회로에도 적용할 수 있다. 제2단 버퍼회로(2)를 칩(6)의 중앙부에 배치하므로써 다음 단의 버퍼회로에의 배선을 같은 길이로 하기 용이하다.
제2단 버퍼회로(2)의 각각의 출력에는 n2개의 제3단 버퍼회로(3)가 접속된다. 어느 상에서도 제3단 버퍼회로의 수는 동일하고, 제2단 버퍼회로(2)의 출력에서 본 제3단 버퍼회로(3)의 용량치를 같게 한다. 제3단 버퍼회로(3)의 각각의 출력에는 n3개의 부하회로(4)가 접속된다. 어느 상에서도 제3단 버퍼회로(3)에 접속되는 부하회로(4)의 수를 동일하게 한다. 설계상 부하회로(4)의 수가 균등하게 되지 않는 경우에는 더미부하회로를 추가한다.
다음에, 제2단 버퍼회로(2)에서 제3단 버퍼회로(3)로의 클록신호분재 및 제3단 버퍼회로(3)에서 부하회로(4)로의 클록신호분배는 다음과 같이 행한다. 먼저 칩(6)내의 모든 논리접속정보에 따라서 칩내의 모든회로의 배치를 결정한다. 공지의 콤퓨터에이디드(computer aided) 설계기술에 의해 콤퓨터에 논리접속 정보를 입력하므로써 논리게이트나 클록신호회로의 배치 및 그들 사이의 배선이 자동적으로 결정된다. 이 경우, 클록신호회로 즉 제3단 버퍼회로와 부하회로의 배치는 클록신호회로의 등길이배선이나 등용량 배선을 고려해서 다른 논리신호의 배선에 우선해서 행해지는 것은 아니기 때문에, 제3단 버퍼회로(3)와 부하회로(4)는 칩(6)의 전체면에 불규칙학 산재하도록 배치된다. 따라서 이 배치로 최초의 논리접속정보에 따라서 제2단 버퍼회로와 제3단 버퍼회로 및 제3단 버퍼회로와 부하회로를 접속하면 등길이배선은 곤란해진다.
여기서, 제3단 버퍼회로는 어느 것이나 같은 것이며, 클록신호는 같은 상내이면 같은 신호이므로, 제3단 버퍼회로(3) 및 부하회로(4)를 서로 바꿔넣을 수가 있다. 이것에 의해서 당초의 클록신호회로의 접속관계를 동길이배선이 가능한 접속관계로 변경할 수 있다.
제3a도는 당초의 논리접속정보에 따라서 클록신호회로를 배치하여 배선을 결정한 경우를 나타낸다. 제3b도는 제3단 버퍼회로(3)와 제2단 버퍼회로(2)와의 접속관계를 바뀌넣어서 등길이배선으로 한 경우를 나타낸다. 제3a도에서는 제2단 버퍼회로(2)에서 4개의 제3단 버퍼회로(3a)-(3d)에의 배선은 라인(2a)에 제3단 버퍼회로(3a),(3d)가 접속되고, 라인(2b)에 제3단 버퍼회로(3b),(3c)가 접속되어 있다. 제3b도에서는 라인(2a)에 제3단 버퍼회로(3a),(3d)가 접속되고, 라인(2b)에 제3단 버퍼회로(3c),(3d)가 접속되어있다. 제3a도와 제3b도에서는 배선의 접속관계는 다르지만, 각 제3단 버퍼회로에는 같은 클록신호가 공급된다. 이와 같은 배선의 접속관계의 변경은 제3단 버퍼회로(3)와 부하회로(4)와의 사이에 있어서도 마찬가지로 실시할 수 있다.
제1단, 제2단 및 제3단의 버퍼회로의 실용논리회로를 각각 제4도, 제5도 및 제6도에 나타낸다. 제4도에 나타내는 제1단 버퍼회로는 칩 입력레벨을 칩 내부레벨로 변환하고, 버퍼의 구동력을 서서히 크게하므로, 3단 인버터구조로 하고 있다. 제5도 및 제6도에 나타내는 제2단 및 제3단 버퍼회로에는 클록신호정지 기능을 갖게 하기 위한 AND 게이트(10)를 갖는 구조로 하고 있다.
또한, 특히 제6도의 제3단 버퍼회로에는 Tn상 클록신호 정지시에 스캔동작을 하기 위한 별도의 Ts상 클록신호를 부여하는 구성도 취하고 있다.
제7도는 클록버퍼회로를 칩중앙부에 집중시킬 경우에, 다수의 버퍼회로의 동시 동작에 의한 전원 및 접지선의 노이즈 및 배선의 마이그레이신(migration)을 일으키지 않도록 클록상이 다른 클록버퍼회로를 집중시키는 구성을 나타내고 있다. 즉, 같은 상의 버퍼회로는 별도의 전원라인 VDD와 접지선을 사용하도록 하고있다.
상기 실시예에서는 클록버퍼회로를 3단으로 한 예를 나타냈으나, 대규모 반도체 논리회로의 규모에 따라서 4단 내지 그 이상으로 할 수 있다. 제8도는 클록버퍼회로를 4단으로 한예를 나타낸다.
제1단 버퍼회로(21)는 칩(6) 주변부에, 제2단 버퍼회로(22)는 칩 중앙부에 제1도와 같이 배치된다. 제3단 버퍼회로(23)는 칩(6)을 (6a)-(d)로 나타내는 바와같이 4분할하여, 그 분할된 영역의 대략 중앙부에 배치된다. 그리고, 클록버퍼회로로서 최종단이 되는 제4단 버퍼회로(24) 및 도시하지 않은 부하회로는 제1도에서 설명한 실시예의 제3단 버퍼회로와 부하회로와 같이 배치, 구성된다. 물론, 각 버퍼회로 사이, 버퍼회로와 부하회로 사이는 등길이, 등용량 배선이 된다. 클록버퍼회로는 5단 이상이 되는 경우도 제7도와 같은 수법으로 구성할 수 있다.
본원 발명에 의하면 칩내의 전체에 배치되는 부하회로에 대해서, 입력버퍼회로로부터 칩 중앙부까지 배선해 두고, 이 중앙부의 버퍼회로에서 칩 전체에 배치되는 그리고 다음 버퍼회로 및 부하회로에 대해서 배치후에 배선경로의 길이가 대략 같아지도록 동일 클록상내에서 클록신호의 접속정보를 재구성한 후에 등용량 배선을 행하므로써, 클록신호의 위상차를 매우 작게 할 수 있는 효과가 있다. 이때, 등용량만으로는 레스폰스가 상승 하강으로 같지 않을 경우에는 클록펄스폭 변화를 일으키므로 버퍼회로의 트랜지스터 사이즈를 적당하게 선정하므로써, 펄스폭 변화를 방지한다. 또한, 위상차가 없는 많은 버퍼회로가 동시에 동작하는 경우에 문제가 되는 노이즈나 배선마이그레이션에 대해서도 클록상이 다른 클록버퍼회로를 각 그룹으로 집중시키므로써 해결할 수 있다.
Claims (4)
- 다른 위상을 가진 복수의 클록신호에 의해서 동작하고, 하나의 칩 위에 배치되는 대규모 반도체 논리장치에 있어서,(A) 상기 복수의 클록신호를 받는 복수의 입력단과,(B) 상기 복수의 입력단의 각각에 접속되어 적어도 3단의 직렬접속으로 이루어지는 복수의 버퍼회로와, 제1단 버퍼회로는 상기 입력단의 근방에 배치되어 상기 입력단과 접속하고, 제2단 버퍼회로는 상기 칩의 중앙부에 배치되어 상기 제1단 버퍼회로와 접속하고, 그리고 (C) 상기 복수의 버퍼회로를 통해서 상기 복수의 클록신호를 받는 복수의 부하회로로 이루어지며, 상기 복수의 부하회로는 상기 복수의 버퍼회로의 최종단 버퍼회로와 접속하고, 상기 제2단 버퍼회로와 상기 최종단 버퍼회로와의 사이에 있어서 각 단의 버퍼회로 사이를 모두 실질적으로 같은 선로길이가 되도록 배선하고, 각 단의 버퍼회로에 접속하는 다음 단의 버퍼회로의 수를 모두 같게 하고, 각 최종단 버퍼회로와 각 부하회로와의 사이의 선로길이를 모두 실질적으로 같게 배선하고, 각 최종단 버퍼회로에 접속하는 상기 부하회로의 수를 모두 같게 하여 이루어지는 대규모 반도체 논리장치.
- 제1항에 있어서, 상기 복수의 버퍼회로는 직렬 접속한 4단의 버퍼회로로 이루어지며, 상기 최종단 버퍼회로는 제4단 버퍼회로이며, 제2단 버퍼회로를 중심으로 하여 상기 칩을 4개의 에리어로 구분했을 때에 제3단 버퍼회로를 상기 각 구분한 4개의 에리어의 각각의 중앙부에 배치한 대규모, 반도체 논리장치.
- 제1항에 있어서, 상기 복수의 버퍼회로의 적어도 상기 복수의 최종단 버퍼회로의 각각은 CMOS 논리소자이고, 이 CMOS 논리소자는 N-MOS 트랜지스터와 P-MOS 트랜지스터부를 N-MOS 트랜지스터부보다 그 치수를 크게 하고, 따라서 CMOS 논리소자의 상승과 하강 레스폰스를 실질적으로 동일하게 한 대규모 반도체 논리장치.
- 제1항 내지 제3항중 어느 한항에 있어서, 다른 상의 클록 신호를 받는 버퍼회로끼리를 각 그룹으로 해서 근접 배치하고, 이 그룹은 다른 전원라인을 통해서 각 그룹의 버퍼회로에 급전되는 대규모 반도체 논리장치.
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