JP2685546B2 - クロック分配回路の製造方法 - Google Patents
クロック分配回路の製造方法Info
- Publication number
- JP2685546B2 JP2685546B2 JP63287672A JP28767288A JP2685546B2 JP 2685546 B2 JP2685546 B2 JP 2685546B2 JP 63287672 A JP63287672 A JP 63287672A JP 28767288 A JP28767288 A JP 28767288A JP 2685546 B2 JP2685546 B2 JP 2685546B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- distribution circuit
- lsi
- clock distribution
- clock phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の製造方法に係り、特にクロツク分
配回路に好適な製造方法に関する。
配回路に好適な製造方法に関する。
〔従来の技術〕 近年、半導体技術の進歩に伴い、論理装置の大規模・
複雑化が進み、論理設計工数の低減及び論理設計品質の
向上が重要な課題になつている。この課題を解決する有
力な方法の１つが論理生成であり、論理生成は一般回路
の生成と回路構造が規則的な定形回路の生成に大別され
る。
複雑化が進み、論理設計工数の低減及び論理設計品質の
向上が重要な課題になつている。この課題を解決する有
力な方法の１つが論理生成であり、論理生成は一般回路
の生成と回路構造が規則的な定形回路の生成に大別され
る。
クロツク分配回路は定形回路の１種であり、クロツク
分配回路の生成方法については、情報処理学会第26回全
国大会（1983年）第1335頁から1336頁において論じられ
ている。
分配回路の生成方法については、情報処理学会第26回全
国大会（1983年）第1335頁から1336頁において論じられ
ている。
上記のクロツク分配回路の生成方法は、FFのLSI内で
の配置を考慮せずにクロツク分配回路の生成を行つてい
るために、論理規模が大きいLSIに対してはクロツクス
キユー（クロツクの位相ずれ）が大きくなり、性能上問
題があつた。
の配置を考慮せずにクロツク分配回路の生成を行つてい
るために、論理規模が大きいLSIに対してはクロツクス
キユー（クロツクの位相ずれ）が大きくなり、性能上問
題があつた。
本発明の目的は、論理規模が大きいLSIに対して、ク
ロツクスキユーが小さいクロツク分配回路を生成するこ
とにある。
ロツクスキユーが小さいクロツク分配回路を生成するこ
とにある。
本発明は、上記目的を達成するために、当該LSIが使
用するクロツク相を定義したLSIクロツク相定義データ
と当該LSI内の各FFが使用するFFクロツク相定義データ
からなるクロツク分配回路の外部仕様を入力し、クロツ
ク相単位に当該クロツク相のFFを当該LSI内の複数の領
域に均等分配し、各領域単位に当該FFグループにクロツ
ク信号を分配するクロツク分配論理を生成し、このクロ
ツク分配論理を出力するようにしたものである。
用するクロツク相を定義したLSIクロツク相定義データ
と当該LSI内の各FFが使用するFFクロツク相定義データ
からなるクロツク分配回路の外部仕様を入力し、クロツ
ク相単位に当該クロツク相のFFを当該LSI内の複数の領
域に均等分配し、各領域単位に当該FFグループにクロツ
ク信号を分配するクロツク分配論理を生成し、このクロ
ツク分配論理を出力するようにしたものである。
上記手段において、LSIクロツク相定義データとFFク
ロツク相定義データからなるクロツク分配回路の外部仕
様の入力は入力動作を、この外部仕様からクロツク相単
位に当該クロツク相のFFと当該LSI内の複数の領域に均
等分配することはFF分配動作を、各領域単位に当該領域
に分配されたFFグループにクロツク信号を分配するクロ
ツク分配回路の生成はクロツク分配論理生成動作を、こ
のクロツク分配回路の出力は出力動作を各々表す。
ロツク相定義データからなるクロツク分配回路の外部仕
様の入力は入力動作を、この外部仕様からクロツク相単
位に当該クロツク相のFFと当該LSI内の複数の領域に均
等分配することはFF分配動作を、各領域単位に当該領域
に分配されたFFグループにクロツク信号を分配するクロ
ツク分配回路の生成はクロツク分配論理生成動作を、こ
のクロツク分配回路の出力は出力動作を各々表す。
本発明の実施例の説明に先立ち、クロツク分配回路に
ついて説明する。クロツク分配回路はLSI内の各FFにク
ロツク信号を分配する回路である。LSIには複数のクロ
ツク相のクロツク信号が入力され、LSIは複数の同形・
等面積の領域に予め分割されている。第２図は、LISに
入力可能なクロツク相が最大６相、LSIが６領域に分割
されている場合のLSIにおいて、クロツク相TOのクロツ
ク信号TO−P/Nが入力されている場合のクロツク分配回
路を示す。このクロツク分配回路はCSP（クロツクシエ
ーバ）200とフアンアウト調整回路201とFF204からな
る。ここで、FF204はクロツク相がTOのクロツク信号を
使用するFFであり、６領域に均等分配されている。ま
た、CSP200はクロツク相がTOの波形調整形前のクロツク
信号TO−P/Nを入力し、波形整形後のクロツク信号TO0−
P/N,TO1−P/N,…TO5−P/Nを出力する回路である。ここ
で、TO0−P/Nは領域１内のFFに分配されるクロツク信号
を、TO1−P/Nは領域２内のFFに分配されるクロツク信号
を、TO5−P/Nは領域６内のFFに分配されるクロツク信号
を各々表す。また、フアンアウト調整回路201は各領域
単位にクロツク信号のフアンアウト調整を行う回路であ
り、CSP200の当該領域のクロツク信号を当該領域内のFF
に分配する回路であり、CKB（クロツクバツフア）2021
段とCKD（クロツクドライバ）2031段からなる。
ついて説明する。クロツク分配回路はLSI内の各FFにク
ロツク信号を分配する回路である。LSIには複数のクロ
ツク相のクロツク信号が入力され、LSIは複数の同形・
等面積の領域に予め分割されている。第２図は、LISに
入力可能なクロツク相が最大６相、LSIが６領域に分割
されている場合のLSIにおいて、クロツク相TOのクロツ
ク信号TO−P/Nが入力されている場合のクロツク分配回
路を示す。このクロツク分配回路はCSP（クロツクシエ
ーバ）200とフアンアウト調整回路201とFF204からな
る。ここで、FF204はクロツク相がTOのクロツク信号を
使用するFFであり、６領域に均等分配されている。ま
た、CSP200はクロツク相がTOの波形調整形前のクロツク
信号TO−P/Nを入力し、波形整形後のクロツク信号TO0−
P/N,TO1−P/N,…TO5−P/Nを出力する回路である。ここ
で、TO0−P/Nは領域１内のFFに分配されるクロツク信号
を、TO1−P/Nは領域２内のFFに分配されるクロツク信号
を、TO5−P/Nは領域６内のFFに分配されるクロツク信号
を各々表す。また、フアンアウト調整回路201は各領域
単位にクロツク信号のフアンアウト調整を行う回路であ
り、CSP200の当該領域のクロツク信号を当該領域内のFF
に分配する回路であり、CKB（クロツクバツフア）2021
段とCKD（クロツクドライバ）2031段からなる。
以下、本発明の実施例を図面により詳細に説明する。
第１項は本発明に基づくクロツク分配回路の生成処理を
示すフローチヤートである。この図に基づき、LSIに入
力可能なクロツク相が最大６相、LSIが６領域に分割さ
れている場合のLSIを対象に、クロツク分配回路の生成
処理手段を順次説明する。
第１項は本発明に基づくクロツク分配回路の生成処理を
示すフローチヤートである。この図に基づき、LSIに入
力可能なクロツク相が最大６相、LSIが６領域に分割さ
れている場合のLSIを対象に、クロツク分配回路の生成
処理手段を順次説明する。
ステツプ100:本ステツプはクロツク分配回路の外部仕様
を入力する。クロツク分配回路の外部仕様は当該LSIが
使用するクロツク相を定義したLSIクロツク相定義デー
タと当該LSI内の各FFが使用するFFクロツク相定義デー
タからなる。第３図はLSIクロツク相定義データの例を
示す。このデータはCSP定義データ300とクロツク信号30
1からなる。また、第４図はFFクロツク相定義データの
例を示す。FF定義データ400内のクロツク相401がFFクロ
ツク相定義データを表す。
を入力する。クロツク分配回路の外部仕様は当該LSIが
使用するクロツク相を定義したLSIクロツク相定義デー
タと当該LSI内の各FFが使用するFFクロツク相定義デー
タからなる。第３図はLSIクロツク相定義データの例を
示す。このデータはCSP定義データ300とクロツク信号30
1からなる。また、第４図はFFクロツク相定義データの
例を示す。FF定義データ400内のクロツク相401がFFクロ
ツク相定義データを表す。
以降のステツプでは、第３図に示すLSIクロツク相定
義データと第４図に示すFFクロツク相定義データを有す
るFF195個を前提に説明する。
義データと第４図に示すFFクロツク相定義データを有す
るFF195個を前提に説明する。
ステツプ101:本ステツプはクロツク相単位にFFを６領域
に均等分配する。今、クロツク相TOのFFが195個あるの
で、領域１〜３の各領域にFFを33個、領域４〜６の各領
域にFFを32個分配する。
に均等分配する。今、クロツク相TOのFFが195個あるの
で、領域１〜３の各領域にFFを33個、領域４〜６の各領
域にFFを32個分配する。
ステツプ102:本ステツプは領域単位にクロツク信号のフ
アンアウト調整回路を生成する。第５図は生成されるフ
アンアウト調整回路を示す。この図に基づき、領域１の
フアンアウト調整回路の生成方法を説明する。領域１に
分配されているFF数は33個である。一方、CKB500の出力
信号線（両極）は１本で、その許容フアンアウト数は４
本であり、CKD501の出力信号線は３本で、その各許容フ
アンアウト数は５本である。このとき、必要なCKD,CKB
の個数を次式で求める。
アンアウト調整回路を生成する。第５図は生成されるフ
アンアウト調整回路を示す。この図に基づき、領域１の
フアンアウト調整回路の生成方法を説明する。領域１に
分配されているFF数は33個である。一方、CKB500の出力
信号線（両極）は１本で、その許容フアンアウト数は４
本であり、CKD501の出力信号線は３本で、その各許容フ
アンアウト数は５本である。このとき、必要なCKD,CKB
の個数を次式で求める。
上記の結果に基づき、CKB500を１個、CKD501を３個生
成し、CKBの出力端子とCKDの入力端子を接続する。この
ような回路構成を生成した後、第６図に示す信号名命名
規則600に従つて、CKB入信号502,CKB出力信号（CKD入力
信号）503,CKD出力信号504の信号名を生成し、第６図に
示すゲートID命名規則に従つて、生成したCKB500,CKD50
1のゲートIDCを生成する。
成し、CKBの出力端子とCKDの入力端子を接続する。この
ような回路構成を生成した後、第６図に示す信号名命名
規則600に従つて、CKB入信号502,CKB出力信号（CKD入力
信号）503,CKD出力信号504の信号名を生成し、第６図に
示すゲートID命名規則に従つて、生成したCKB500,CKD50
1のゲートIDCを生成する。
ステツプ103:本ステツプはCSPの出力端子とCKBの入力端
子を接続する。ここで、CSPの出力端子はCSPの入力端子
に応じて選択する。第７図はCSP入出力端子の対応表を
示す。第３図において、クロツク信号301はCSP300の入
力端子LUに入力されているので、CSP300の出力端子とし
てZ00,…Z05を選択し、Z00の出力信号を領域１に供給す
るクロツク信号として、Z05の出力信号を領域６に供給
するクロツク信号として各々使用する。CSP300とCKB500
の接続結果を第８図に示す。
子を接続する。ここで、CSPの出力端子はCSPの入力端子
に応じて選択する。第７図はCSP入出力端子の対応表を
示す。第３図において、クロツク信号301はCSP300の入
力端子LUに入力されているので、CSP300の出力端子とし
てZ00,…Z05を選択し、Z00の出力信号を領域１に供給す
るクロツク信号として、Z05の出力信号を領域６に供給
するクロツク信号として各々使用する。CSP300とCKB500
の接続結果を第８図に示す。
ステツプ104:本ステツプは領域単位にCKDの出力端子とF
Fの入力端子を接続する。第９図はCKD501とFF900の接続
結果を示す。この図において、CKD501の各出力信号線に
接続されるFF数は最大５個である。
Fの入力端子を接続する。第９図はCKD501とFF900の接続
結果を示す。この図において、CKD501の各出力信号線に
接続されるFF数は最大５個である。
ステツプ105:本ステツプ100〜104で生成したクロツク分
配回路を出力する。
配回路を出力する。
本実施例では、各バッファに接続するFF数を均等化す
ることにより、各バッファの負荷容量を均等化してい
る。また、分割した領域単位に（範囲限定で）クロック
分配を行うため、配線長のばらつきが小さくなり、配線
長が均等化される。これにより、クロックスキューの小
さい回路を生成することが可能となる。
ることにより、各バッファの負荷容量を均等化してい
る。また、分割した領域単位に（範囲限定で）クロック
分配を行うため、配線長のばらつきが小さくなり、配線
長が均等化される。これにより、クロックスキューの小
さい回路を生成することが可能となる。
本発明によれば、論理規模が大きいLSIに対して、ク
ロツクスキユーが小さいクロツク分配回路を生成するこ
とができるので、LSIの高性能化に効果がある。
ロツクスキユーが小さいクロツク分配回路を生成するこ
とができるので、LSIの高性能化に効果がある。
第１図は本発明に基づくクロツク分配回路生成処理を示
すフローチヤート、第２図は本発明により生成されるク
ロツク分配回路の説明図、第３図と第４図は第１図のク
ロツク分配回路の外部仕様の入力処理で入力されるクロ
ツク分配回路の外部仕様説明図、第５図と第６図は第１
図のフアンアウト調整回路の生成処理の説明図、第７図
と第８図は第１図のCSPとCKBの接続処理の説明図、第９
図は第１図のCKDとFFと接続処理の説明図である。 100〜105……クロツク分配回路生成処理ステツプ。
すフローチヤート、第２図は本発明により生成されるク
ロツク分配回路の説明図、第３図と第４図は第１図のク
ロツク分配回路の外部仕様の入力処理で入力されるクロ
ツク分配回路の外部仕様説明図、第５図と第６図は第１
図のフアンアウト調整回路の生成処理の説明図、第７図
と第８図は第１図のCSPとCKBの接続処理の説明図、第９
図は第１図のCKDとFFと接続処理の説明図である。 100〜105……クロツク分配回路生成処理ステツプ。
フロントページの続き (56)参考文献 特開 昭63−205720（ＪＰ，Ａ) 特開 昭59−201517（ＪＰ，Ａ) 特開 昭55−115352（ＪＰ，Ａ) 特開 昭63−69262（ＪＰ，Ａ) 特開 昭62−143517（ＪＰ，Ａ) 特開 昭63−229510（ＪＰ，Ａ) 実開 昭61−146951（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】計算機を使用する論理装置の論理設計自動
化システムにおいて、当該LSIが使用するクロック相を
定義したLSIクロック相定義データと当該LSI内の各FF
（フリップフロップ）が使用するFFクロック相定義デー
タからなるクロック分配回路の外部仕様を入力し、クロ
ック相単位に当該クロック相のFFを当該LSI内の複数の
領域に均等分配し、各領域単位に当該FFグループにクロ
ック信号を分配するクロック分配回路を生成することを
特徴とするクロック分配回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287672A JP2685546B2 (ja) | 1988-11-16 | 1988-11-16 | クロック分配回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287672A JP2685546B2 (ja) | 1988-11-16 | 1988-11-16 | クロック分配回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134919A JPH02134919A (ja) | 1990-05-23 |
| JP2685546B2 true JP2685546B2 (ja) | 1997-12-03 |
Family
ID=17720225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287672A Expired - Lifetime JP2685546B2 (ja) | 1988-11-16 | 1988-11-16 | クロック分配回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685546B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540762B2 (ja) * | 1993-11-10 | 1996-10-09 | 日本電気株式会社 | クロック信号供給方法 |
| JP4933163B2 (ja) * | 2006-06-12 | 2012-05-16 | 株式会社ヒダン | 棒状物品の繰り出し容器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201517A (ja) * | 1983-04-30 | 1984-11-15 | Fujitsu Ltd | 多相クロツク信号供給方式 |
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| JPS63229510A (ja) * | 1987-03-18 | 1988-09-26 | Fujitsu Ltd | クロツク・スキユ−計算方式 |
-
1988
- 1988-11-16 JP JP63287672A patent/JP2685546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134919A (ja) | 1990-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923188A (en) | Clock signal distribution circuit of tree structure with minimized skew | |
| EP0557997A2 (en) | Information processing apparatus and information processing system | |
| JP2685546B2 (ja) | クロック分配回路の製造方法 | |
| JPS63228206A (ja) | クロツク分配方式 | |
| JP2001101247A (ja) | 集積回路装置の検証方法および検証用インターフェースモデルの生成方法 | |
| Hatamian et al. | High speed signal processing, pipelining, and VLSI | |
| JP2778572B2 (ja) | クロック分配回路 | |
| JP3112843B2 (ja) | 半導体集積回路の自動配置配線方法 | |
| JP2596596B2 (ja) | 論理回路素子配置方法 | |
| JP3104746B2 (ja) | クロックツリーレイアウト装置 | |
| JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| KR100441464B1 (ko) | 아이피 모듈 간에 인터페이스를 생성하는 방법 | |
| Hellmich et al. | Re-usable low power DSP IP embedded in an ARM based SoC architecture | |
| JP2646660B2 (ja) | クロック駆動回路 | |
| JP2714015B2 (ja) | 論理回路合成装置 | |
| JP3464160B2 (ja) | 論理セルキャラクタライズ装置 | |
| JP2850945B2 (ja) | 半導体集積回路及びそのレイアウト手法 | |
| JP2817476B2 (ja) | 集積回路の予測配線長計算法 | |
| JPH03131976A (ja) | 論理回路の製造方法 | |
| JPH04151854A (ja) | 半導体集積回路装置 | |
| JP2810071B2 (ja) | スキヤン回路の製造方法 | |
| JPH1167921A (ja) | 半導体集積回路のレイアウト方法 | |
| JPH06324862A (ja) | 演算用記憶装置 | |
| JPH07168876A (ja) | 配置配線方法 | |
| JPH09146655A (ja) | クロック分配方法 |