JPH0578849B2 - - Google Patents
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- JPH0578849B2 JPH0578849B2 JP62063127A JP6312787A JPH0578849B2 JP H0578849 B2 JPH0578849 B2 JP H0578849B2 JP 62063127 A JP62063127 A JP 62063127A JP 6312787 A JP6312787 A JP 6312787A JP H0578849 B2 JPH0578849 B2 JP H0578849B2
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- flop
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロツク分配方式、特に、情報処理装
置に使用される大規模集積回路におけるクロツク
分配方式に関する。
置に使用される大規模集積回路におけるクロツク
分配方式に関する。
従来のこの種のクロツク分配方式の一例を第３
図に示す。
図に示す。
第３図において、クロツク分配回路８は、集積
回路の入力端子９からの入力信号を記憶する入力
用フリツプフロツプ４と、入力用フリツプフロツ
プ４の出力を入力とする論理回路３１の出力を記
憶する論理用フリツプフロツプ２１と、論理用フ
リツプフロツプ２１の出力を入力とする論理回路
３２の出力を記憶する論理用フリツプフロツプ２
２と、論理用フリツプフロツプ２２の出力を入力
とする論理回路３３の出力を記憶し集積回路の出
力端子１０に出力する出力用フリツプフロツプ１
とに同一周期かつ同一位相のクロツクを分配して
いる。
回路の入力端子９からの入力信号を記憶する入力
用フリツプフロツプ４と、入力用フリツプフロツ
プ４の出力を入力とする論理回路３１の出力を記
憶する論理用フリツプフロツプ２１と、論理用フ
リツプフロツプ２１の出力を入力とする論理回路
３２の出力を記憶する論理用フリツプフロツプ２
２と、論理用フリツプフロツプ２２の出力を入力
とする論理回路３３の出力を記憶し集積回路の出
力端子１０に出力する出力用フリツプフロツプ１
とに同一周期かつ同一位相のクロツクを分配して
いる。
上述した従来方式においては、集積回路間にま
たがる論理回路の遅延時間も、同一集積回路内に
有する論理回路３１，３２、および３３の各遅延
時間もクロツク信号の同じ周期以内である必要が
あつた。
たがる論理回路の遅延時間も、同一集積回路内に
有する論理回路３１，３２、および３３の各遅延
時間もクロツク信号の同じ周期以内である必要が
あつた。
一方、集積回路の遅延時間は急速に短縮されて
いるにもかかわらず、集積回路間の遅延時間は物
理的大きさが制約されているため従来と変わらな
い。この状態でクロツクの周期を速くすると集積
回路内にある論理回路３１，３２および３３の遅
延時間はクロツクの周期内にあるが、出力用フリ
ツプフロツプ１から他の集積回路の入力用フリツ
プフロツプ４への転送はクロツクの周期内にはい
らなくなつてくるという問題点がある。
いるにもかかわらず、集積回路間の遅延時間は物
理的大きさが制約されているため従来と変わらな
い。この状態でクロツクの周期を速くすると集積
回路内にある論理回路３１，３２および３３の遅
延時間はクロツクの周期内にあるが、出力用フリ
ツプフロツプ１から他の集積回路の入力用フリツ
プフロツプ４への転送はクロツクの周期内にはい
らなくなつてくるという問題点がある。
本発明の方式は、集積回路の端子に直接もしく
は論理回路を介し信号を出力する出力用フリツプ
フロツプと、入力信号を直接もしくは論理回路を
介し記憶する入力用フリツプフロツプと、該入力
用フリツプフロツプと前記出力用フリツプフロツ
プ間に論理回路を有する集積回路群に対するクロ
ツク分配方式において、前記集積回路群の出力用
フリツプフロツプにクロツクを分配する第１のク
ロツク分配回路と、該第１のクロツク分配回路の
クロツクより位相が遅れたクロツクを前記集積回
路群の入力用フリツプフロツプに分配する第２の
クロツク分配回路を有し、前記入力用フリツプフ
ロツプと前記出力用フリツプフロツプの間に存す
るフリツプフロツプには前記２つのクロツクまた
はこれら２つのクロツクの位相差内に留る位相差
のクロツクのいずれかを供給することを特徴とす
る。
は論理回路を介し信号を出力する出力用フリツプ
フロツプと、入力信号を直接もしくは論理回路を
介し記憶する入力用フリツプフロツプと、該入力
用フリツプフロツプと前記出力用フリツプフロツ
プ間に論理回路を有する集積回路群に対するクロ
ツク分配方式において、前記集積回路群の出力用
フリツプフロツプにクロツクを分配する第１のク
ロツク分配回路と、該第１のクロツク分配回路の
クロツクより位相が遅れたクロツクを前記集積回
路群の入力用フリツプフロツプに分配する第２の
クロツク分配回路を有し、前記入力用フリツプフ
ロツプと前記出力用フリツプフロツプの間に存す
るフリツプフロツプには前記２つのクロツクまた
はこれら２つのクロツクの位相差内に留る位相差
のクロツクのいずれかを供給することを特徴とす
る。
次に本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロツク回路図で
ある。
ある。
第１図を参照すると、３つのクロツク分配回路
５，６および７が設けられ、それぞれが同一周期
でかつ位相差を有するクロツクａ，ｂおよびｃを
発生していることがわかる。クロツクａ，ｂおよ
びｃは、装置間の各集積回路に共通的に分配され
る。
５，６および７が設けられ、それぞれが同一周期
でかつ位相差を有するクロツクａ，ｂおよびｃを
発生していることがわかる。クロツクａ，ｂおよ
びｃは、装置間の各集積回路に共通的に分配され
る。
出力用フリツプフロツプ１は集積回路の出力端
子１０に信号を出力するフリツプフロツプであ
り、入力用フリツプフロツプ４は集積回路の入力
端子９から入力された信号を記憶するフリツプフ
ロツプであり、論理用フリツプフロツプ２１は入
力用フリツプフロツプ４の出力を論理回路３１を
介して記憶するフリツプフロツプであり、論理用
フリツプフロツプ２２は論理用フリツプフロツプ
２１の出力を論理回路３２を介して記憶するとと
もに出力用フリツプフロツプ１に論理回路３３を
介して出力するフリツプフロツプである。
子１０に信号を出力するフリツプフロツプであ
り、入力用フリツプフロツプ４は集積回路の入力
端子９から入力された信号を記憶するフリツプフ
ロツプであり、論理用フリツプフロツプ２１は入
力用フリツプフロツプ４の出力を論理回路３１を
介して記憶するフリツプフロツプであり、論理用
フリツプフロツプ２２は論理用フリツプフロツプ
２１の出力を論理回路３２を介して記憶するとと
もに出力用フリツプフロツプ１に論理回路３３を
介して出力するフリツプフロツプである。
出力用フリツプフロツプ１にはクロツク分配回
路５のクロツクａが分配され、論理用フリツプフ
ロツプ２１と２２には、クロツク分配回路５のク
ロツクａより位相の遅れたクロツクｂがクロツク
分配回路６から分配され、入力用フリツプフロツ
プ４にはクロツク分配回路６のクロツクｂよりさ
らに位相が遅れたクロツクｃがクロツク分配回路
７から分配される。
路５のクロツクａが分配され、論理用フリツプフ
ロツプ２１と２２には、クロツク分配回路５のク
ロツクａより位相の遅れたクロツクｂがクロツク
分配回路６から分配され、入力用フリツプフロツ
プ４にはクロツク分配回路６のクロツクｂよりさ
らに位相が遅れたクロツクｃがクロツク分配回路
７から分配される。
第２図は第１図におけるクロツクａ，ｂおよび
ｃの波形図を示す。
ｃの波形図を示す。
第２図の波形図に示すように、入力用フリツプ
フロツプ４から論理回路３１を介し論理用フリツ
プフロツプ２１に信号を転送する場合、クロツク
周期T1より（T1−T3）だけ短い時間で行なわな
ければいけないことになる。ここにT3は、クロ
ツクｃが立上つてから、次の周期のクロツクｂが
立上るまでの時間である。
フロツプ４から論理回路３１を介し論理用フリツ
プフロツプ２１に信号を転送する場合、クロツク
周期T1より（T1−T3）だけ短い時間で行なわな
ければいけないことになる。ここにT3は、クロ
ツクｃが立上つてから、次の周期のクロツクｂが
立上るまでの時間である。
また、論理フリツプフロツプ２１から論理回路
３２を経て論理用フリツプフロツプ２２に転送す
る場合はクロツク周期T1と等しい時間で行ない、
論理用フリツプフロツプ２２から論理回路３３を
経て出力用フリツプフロツプ１に転送する場合
は、クロツク周期T1より（T1−T2）だけ短い時
間に行なわなければならないことになる。ここに
T2は、クロツクｂが立上つてから、次の周期の
クロツクａが立上るまでの時間である。このよう
な同一集積回路内に有るフリツプフロツプ間の信
号転送に許される条件は従来より厳しいものにな
るが、前述のように、近年の集積回路技術の進展
は、これを十分クリアできるようにしている。
３２を経て論理用フリツプフロツプ２２に転送す
る場合はクロツク周期T1と等しい時間で行ない、
論理用フリツプフロツプ２２から論理回路３３を
経て出力用フリツプフロツプ１に転送する場合
は、クロツク周期T1より（T1−T2）だけ短い時
間に行なわなければならないことになる。ここに
T2は、クロツクｂが立上つてから、次の周期の
クロツクａが立上るまでの時間である。このよう
な同一集積回路内に有るフリツプフロツプ間の信
号転送に許される条件は従来より厳しいものにな
るが、前述のように、近年の集積回路技術の進展
は、これを十分クリアできるようにしている。
一方、集積回路間にまたがつて信号を転送する
場合は、クロツク周期T1より（T1−T3）＋（T1
−T2）分だけ長い時間を使用して転送できるこ
とになる。すなわち、ある集積回路の出力用フリ
ツプフロツプ１から他の集積回路の入力用フリツ
プフロツプ４に信号を転送する場合、この間の転
送に許される時間は、クロツクａが立上つてから
次の周期のクロツクｃが立上るまでの時間T4と
なるが、時間T4は第２図から容易に求まるよう
に、T4−T1＝T1−T2＋T1−T3を満足する。従
つて、集積回路間の信号転送は従来より（T4−
T1）だけ条件が緩くなることになる。
場合は、クロツク周期T1より（T1−T3）＋（T1
−T2）分だけ長い時間を使用して転送できるこ
とになる。すなわち、ある集積回路の出力用フリ
ツプフロツプ１から他の集積回路の入力用フリツ
プフロツプ４に信号を転送する場合、この間の転
送に許される時間は、クロツクａが立上つてから
次の周期のクロツクｃが立上るまでの時間T4と
なるが、時間T4は第２図から容易に求まるよう
に、T4−T1＝T1−T2＋T1−T3を満足する。従
つて、集積回路間の信号転送は従来より（T4−
T1）だけ条件が緩くなることになる。
なお、入力用フリツプフロツプ４に分配される
クロツクが第２のクロツク分配回路６から分配さ
れても集積回路間の転送はクロツク周期T1より
（T1−T2）だけ長い時間を使用できる。
クロツクが第２のクロツク分配回路６から分配さ
れても集積回路間の転送はクロツク周期T1より
（T1−T2）だけ長い時間を使用できる。
また、出力用フリツプフロツプ１に分配される
クロツクが第２のクロツク分配回路６から分配さ
れても集積回路間の転送はクロツク周期T1より
（T1−T3）だけ長い時間を使用できるようにな
る。
クロツクが第２のクロツク分配回路６から分配さ
れても集積回路間の転送はクロツク周期T1より
（T1−T3）だけ長い時間を使用できるようにな
る。
以上説明したように本発明によれば、出力用フ
リツプフロツプにクロツクを分配する第１のクロ
ツク回路と、第１のクロツク分配回路のクロツク
より位相が遅れたクロツクを入力用フリツプフロ
ツプに分配する第２のクロツク分配回路を有する
ことにより、集積回路間のフリツプフロツプ間に
はクロツク周期以上の遅延時間を有する論理回路
および配線を許容できるようになる。
リツプフロツプにクロツクを分配する第１のクロ
ツク回路と、第１のクロツク分配回路のクロツク
より位相が遅れたクロツクを入力用フリツプフロ
ツプに分配する第２のクロツク分配回路を有する
ことにより、集積回路間のフリツプフロツプ間に
はクロツク周期以上の遅延時間を有する論理回路
および配線を許容できるようになる。
第１図は本発明の一実施例、第２図は本実施例
の波形図および第３図は従来例をそれぞれ示す。 １……出力用フリツプフロツプ、２１，２２…
…論理用フリツプフロツプ、３１，３２，３３…
…論理回路、４……入力用フリツプフロツプ、
５，６，７，８……クロツク分配回路、ａ，ｂ，
ｃ……クロツク。
の波形図および第３図は従来例をそれぞれ示す。 １……出力用フリツプフロツプ、２１，２２…
…論理用フリツプフロツプ、３１，３２，３３…
…論理回路、４……入力用フリツプフロツプ、
５，６，７，８……クロツク分配回路、ａ，ｂ，
ｃ……クロツク。
Claims (1)
- 【特許請求の範囲】 １ 集積回路の端子に直接もしくは論理回路を介
し信号を出力する出力用フリツプフロツプと、入
力信号を直接もしくは論理回路を介し記憶する入
力用フリツプフロツプと、該入力用フリツプフロ
ツプと前記出力用フリツプフロツプ間に論理回路
を有する集積回路群に対するクロツク分配方式に
おいて、 前記集積回路群の出力用フリツプフロツプにク
ロツクを分配する第１のクロツク分配回路と、該
第１のクロツク分配回路のクロツクより位相が遅
れたクロツクを前記集積回路群の入力用フリツプ
フロツプに分配する第２のクロツク分配回路を有
し、前記入力用フリツプフロツプと前記出力用フ
リツプフロツプの間に存するフリツプフロツプに
は前記２つのクロツクまたはこれら２つのクロツ
クの位相差内に留る位相差のクロツクのいずれか
を供給することを特徴とするクロツク分配方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063127A JPS63228206A (ja) | 1987-03-17 | 1987-03-17 | クロツク分配方式 |
| US07/169,043 US4839604A (en) | 1987-03-17 | 1988-03-16 | Integrated circuit with clock distribution means for supplying clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063127A JPS63228206A (ja) | 1987-03-17 | 1987-03-17 | クロツク分配方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228206A JPS63228206A (ja) | 1988-09-22 |
| JPH0578849B2 true JPH0578849B2 (ja) | 1993-10-29 |
Family
ID=13220297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063127A Granted JPS63228206A (ja) | 1987-03-17 | 1987-03-17 | クロツク分配方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839604A (ja) |
| JP (1) | JPS63228206A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2608863B1 (fr) * | 1986-12-19 | 1994-04-29 | Nec Corp | Circuit integre logique comportant des bascules electroniques d'entree et de sortie pour stabiliser les durees des impulsions |
| US5239215A (en) * | 1988-05-16 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Large scale integrated circuit configured to eliminate clock signal skew effects |
| US5258660A (en) * | 1990-01-16 | 1993-11-02 | Cray Research, Inc. | Skew-compensated clock distribution system |
| JP2546048B2 (ja) * | 1990-08-31 | 1996-10-23 | 富士通株式会社 | クロック分配方式 |
| US5694588A (en) * | 1993-05-07 | 1997-12-02 | Texas Instruments Incorporated | Apparatus and method for synchronizing data transfers in a single instruction multiple data processor |
| JP3321926B2 (ja) | 1993-09-17 | 2002-09-09 | 株式会社日立製作所 | 自己同期型半導体集積回路装置 |
| KR100452174B1 (ko) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 파이프라인데이터처리회로 |
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1987
- 1987-03-17 JP JP62063127A patent/JPS63228206A/ja active Granted
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- 1988-03-16 US US07/169,043 patent/US4839604A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4839604A (en) | 1989-06-13 |
| US4839604B1 (ja) | 1992-12-01 |
| JPS63228206A (ja) | 1988-09-22 |
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