JPS5992776A - パルス幅変調インバ−タ装置の変調波発生回路 - Google Patents
パルス幅変調インバ−タ装置の変調波発生回路Info
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- JPS5992776A JPS5992776A JP57201529A JP20152982A JPS5992776A JP S5992776 A JPS5992776 A JP S5992776A JP 57201529 A JP57201529 A JP 57201529A JP 20152982 A JP20152982 A JP 20152982A JP S5992776 A JPS5992776 A JP S5992776A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
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- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、反流電動機等を駆動するパルス幅変調インバ
ータ装置に係わシ、特に、スイッチング素子の駆動用信
号の形成に用いる変調波を発生する変調波発生回路に関
する。
ータ装置に係わシ、特に、スイッチング素子の駆動用信
号の形成に用いる変調波を発生する変調波発生回路に関
する。
従来、三相に適用したこの種装置として第１図に示すも
のがあった。図に於て、Ｓ工はアドレス信号、（ｉ）
、 （２） 、 （ｓｌはそれぞれこのアドレス信号Ｓ
工ＲＯＭと称す）で、第１相ＲＯＭ （１）、第２相Ｒ
ＯＭ（２）、第６相ＲＯＭ （８１は、それぞれ第２図
（ａ） 、 （ｂ） 。
のがあった。図に於て、Ｓ工はアドレス信号、（ｉ）
、 （２） 、 （ｓｌはそれぞれこのアドレス信号Ｓ
工ＲＯＭと称す）で、第１相ＲＯＭ （１）、第２相Ｒ
ＯＭ（２）、第６相ＲＯＭ （８１は、それぞれ第２図
（ａ） 、 （ｂ） 。
（Ｃ）に示すようにアドレス総数ｍの三方の−のアドレ
ス分ずれて同一値をとり、アドレス０〜ｍで正弦波の一
周期を成すような変調波波形データＤａ。
ス分ずれて同一値をとり、アドレス０〜ｍで正弦波の一
周期を成すような変調波波形データＤａ。
Ｄｂ、Ｄｏを記憶しており、インバータ装置の出力周波
数に対応する所望の周波数で変化するアドレス信号Ｓ□
の入力を受け、第４図に示すような１２０°の位相差に
対応する三相の変調波波形データＳ２□ｌ ”’２２１
８２３を出力する。そして、これら変調波波形データと
別途生成された搬送波のデータとを比較演算し、パルス
幅変調インバータ装置のスイッチング素子の駆動信号波
形を得ることができる。なお、ｎ相のパルス幅変調イン
バータ装置では、位相差が６６０°／ｎずつ異なるｎ相
の変調波に対応する変調波波形データをそれぞれ記憶し
たＲＯＭを用いれば良い。
数に対応する所望の周波数で変化するアドレス信号Ｓ□
の入力を受け、第４図に示すような１２０°の位相差に
対応する三相の変調波波形データＳ２□ｌ ”’２２１
８２３を出力する。そして、これら変調波波形データと
別途生成された搬送波のデータとを比較演算し、パルス
幅変調インバータ装置のスイッチング素子の駆動信号波
形を得ることができる。なお、ｎ相のパルス幅変調イン
バータ装置では、位相差が６６０°／ｎずつ異なるｎ相
の変調波に対応する変調波波形データをそれぞれ記憶し
たＲＯＭを用いれば良い。
従来の装置は以上の様に構成されているので、ｎ相のパ
ルス幅変調インバータ装置では、変調波波形データを記
憶した高価な記憶素子（例えば、ＲＯＭ ）をｎ相分必
要とし装置が高価格なものになるという欠点と共に、変
調波波形データの震央本発明は、上記のような従来回路
の欠点を除去すスためになされたもので、変調波波形デ
ータを記憶した記憶素子を１個持ち、位相差に相当する
各相アドレスを演算回路で演算して各相のアドレスデー
タを記憶素子よシ読み出すことにより単一の記憶素子で
ｎ相の変調波波形データを送出し得る安価な変調波発生
回路の提供を目的とし、かかる目的を達成すべく変調波
発生回路を、変調波の基準波形データを格納する記憶素
子と、各相変調波の位相差に相当する各相アドレスを演
算すると共に、その各相アドレス信号を上記記憶素子に
送出し記憶菓子よシ格納データを出力させる演算回路と
、上記各相アドレス信号に同期して該演算回路から出力
される各相ラッチ指令信号を受は上記記憶素子よシ出力
された対応格納データをラッチすると共に、各相の対応
格納データが全てラッチされた時点で上記演算回路から
送出される出力タイミング信号を受はラッチデータを出
力する各相ラッチ回路とで成る構成としたのである。
ルス幅変調インバータ装置では、変調波波形データを記
憶した高価な記憶素子（例えば、ＲＯＭ ）をｎ相分必
要とし装置が高価格なものになるという欠点と共に、変
調波波形データの震央本発明は、上記のような従来回路
の欠点を除去すスためになされたもので、変調波波形デ
ータを記憶した記憶素子を１個持ち、位相差に相当する
各相アドレスを演算回路で演算して各相のアドレスデー
タを記憶素子よシ読み出すことにより単一の記憶素子で
ｎ相の変調波波形データを送出し得る安価な変調波発生
回路の提供を目的とし、かかる目的を達成すべく変調波
発生回路を、変調波の基準波形データを格納する記憶素
子と、各相変調波の位相差に相当する各相アドレスを演
算すると共に、その各相アドレス信号を上記記憶素子に
送出し記憶菓子よシ格納データを出力させる演算回路と
、上記各相アドレス信号に同期して該演算回路から出力
される各相ラッチ指令信号を受は上記記憶素子よシ出力
された対応格納データをラッチすると共に、各相の対応
格納データが全てラッチされた時点で上記演算回路から
送出される出力タイミング信号を受はラッチデータを出
力する各相ラッチ回路とで成る構成としたのである。
波数の指令信号、（４）は該指令信号Ｓ。を入力とじア
ドレス信号Ｓ工。等の各種制御信号を出力する演算回路
たるマイクロコンピュータ、（５）ハフ）”レス信号Ｓ
工。をアドレス入力し格納する変調波基準波形データか
ら該尚データｓ３を出力する記憶素子たるＲＯＭ、 （
６）、 （γ）、（８）はそれぞれコンピュータ（４）
からの対応するラッチ指令信号ｓ４□、ｓ４２．ｓ４３
を受けその際のデータ信号Ｓ、の値をラッチし、コンピ
ュータ（４）からの出力タイミング信号ｓ５を受けてラ
ッチデータを出力する各相ラッチ回路で、この出力動作
をアドレス信号の値を漸次進めることで繰返し各相変調
波波形データを得るようになされている。
ドレス信号Ｓ工。等の各種制御信号を出力する演算回路
たるマイクロコンピュータ、（５）ハフ）”レス信号Ｓ
工。をアドレス入力し格納する変調波基準波形データか
ら該尚データｓ３を出力する記憶素子たるＲＯＭ、 （
６）、 （γ）、（８）はそれぞれコンピュータ（４）
からの対応するラッチ指令信号ｓ４□、ｓ４２．ｓ４３
を受けその際のデータ信号Ｓ、の値をラッチし、コンピ
ュータ（４）からの出力タイミング信号ｓ５を受けてラ
ッチデータを出力する各相ラッチ回路で、この出力動作
をアドレス信号の値を漸次進めることで繰返し各相変調
波波形データを得るようになされている。
即ち、上記構成を有する第３図図示実施例の動作をＲＯ
Ｍ （５）の記憶内容を示す第４図及び各部動作波形図
を示す第５図ヶ用いて説明すると、ＲＯＭ（５ンには予
め第４図（ａ）に示す様にアドレスｏ−ｚに亘ｐ変調波
基準波形データが記憶されており、アドレス信号Ｓ□。
Ｍ （５）の記憶内容を示す第４図及び各部動作波形図
を示す第５図ヶ用いて説明すると、ＲＯＭ（５ンには予
め第４図（ａ）に示す様にアドレスｏ−ｚに亘ｐ変調波
基準波形データが記憶されており、アドレス信号Ｓ□。
が入力されると対応する波形データ信号Ｓ３を出力する
ようになされている。このアドレス信号Ｓ□。は、マイ
クロコンピュータ（４）が変調波周波数ｆの指令信号Ｓ
。を受けて演算し、例えば（アドレス総数ｍ×変調波周
波数ｆ）−１の周期で送出するものであり、この各周期
について位相差１２０°の三相分の変調波波形データを
ＲＯＭ（５）より出力させるべく下記第１式を満足する
６個の各相アドレス信号を含んで出力される（第５図（
ａ）参照）。しかして、該 第１相のアドレス ａ （なお、アドレスがｍを越えるときには上記値よりｍを
減算した値をアドレスとする）アドレス信号Ｓ、。を入
力したＲ ＯＭ （５）は、これら各相アドレスに格納
されたデータＯよ。＋０２０１０３０を順に出力する（
第５図（ｂ）参照）０各相ラッチ回路（６）〜（８）は
、この出力された格納データ０１０１０２０＋ ０３゜
をラッチし同一タイミングで出力するコントローラとし
て用いられ、その為に、マイクロコンピュータ（４）か
らラッチ指令信号Ｓ４１１ Ｓ４２１ Ｓ４３及び出力
タイミング信号８５の供給を受ける。即ち、これらラッ
チ回路（６）〜（８）は、上記第１式に示す各相アドレ
スと同期してマイクロコンピュータ（４）より送出され
る第１相ラツチ指令信号Ｓ４□（第５図（Ｃ）参照）、
第２相ラツチ指令信号５４２（第５図（ｄ）参照）、第
３相ラツチ指令信号５４３（第５図（ｅ）参照）を受け
、その時刻にＲＯＭ（５）から出力された格納データＯ
工。ｌ ０２０ ＋ ０３０をそれぞれラッチする（第
５図（ｆ）〜（ｇ）参照）。そして次に、これらラッチ
回路（６）〜（８）は、格納データ０１０ ” ２０
＋ ％。の全てが２ツチされた後で次のアドレス信号Ｓ
１ｏが送出される前に、マイ、クロコンピユータ（４）
が送出する出力タイミング信号ｅ ５（第５図（ｉ）参
照）を同時に受け、それぞれ各相ラッチデータ０．。＋
０２０１０３０ （第５図（ｊ）〜（１）９照）を出力
す− そして、次に、マイクロコンピュータ（４）は各相アド
レス値をそれぞれ、第２式に示すように１ずつ加算演算
してアドレス信号Ｓ工。を作成し、ＲＯＭ（５）に送出
（第５図（ａ）参照）して上述の動作を繰り返させる０
このように、アドレス信号Ｓ□。の各相アドレス値を所
定周期（ＩＯ−ｆ）−１で１−次加算演算して上述の動
作を繰り返し、第４図（ｂ）〜（ｄ）に示すような各相
変調波波形データを得ることができる。この加算結果が
ｍを越えるときにアドレス値からｍを減算してアドレス
値とすることは勿論である。
ようになされている。このアドレス信号Ｓ□。は、マイ
クロコンピュータ（４）が変調波周波数ｆの指令信号Ｓ
。を受けて演算し、例えば（アドレス総数ｍ×変調波周
波数ｆ）−１の周期で送出するものであり、この各周期
について位相差１２０°の三相分の変調波波形データを
ＲＯＭ（５）より出力させるべく下記第１式を満足する
６個の各相アドレス信号を含んで出力される（第５図（
ａ）参照）。しかして、該 第１相のアドレス ａ （なお、アドレスがｍを越えるときには上記値よりｍを
減算した値をアドレスとする）アドレス信号Ｓ、。を入
力したＲ ＯＭ （５）は、これら各相アドレスに格納
されたデータＯよ。＋０２０１０３０を順に出力する（
第５図（ｂ）参照）０各相ラッチ回路（６）〜（８）は
、この出力された格納データ０１０１０２０＋ ０３゜
をラッチし同一タイミングで出力するコントローラとし
て用いられ、その為に、マイクロコンピュータ（４）か
らラッチ指令信号Ｓ４１１ Ｓ４２１ Ｓ４３及び出力
タイミング信号８５の供給を受ける。即ち、これらラッ
チ回路（６）〜（８）は、上記第１式に示す各相アドレ
スと同期してマイクロコンピュータ（４）より送出され
る第１相ラツチ指令信号Ｓ４□（第５図（Ｃ）参照）、
第２相ラツチ指令信号５４２（第５図（ｄ）参照）、第
３相ラツチ指令信号５４３（第５図（ｅ）参照）を受け
、その時刻にＲＯＭ（５）から出力された格納データＯ
工。ｌ ０２０ ＋ ０３０をそれぞれラッチする（第
５図（ｆ）〜（ｇ）参照）。そして次に、これらラッチ
回路（６）〜（８）は、格納データ０１０ ” ２０
＋ ％。の全てが２ツチされた後で次のアドレス信号Ｓ
１ｏが送出される前に、マイ、クロコンピユータ（４）
が送出する出力タイミング信号ｅ ５（第５図（ｉ）参
照）を同時に受け、それぞれ各相ラッチデータ０．。＋
０２０１０３０ （第５図（ｊ）〜（１）９照）を出力
す− そして、次に、マイクロコンピュータ（４）は各相アド
レス値をそれぞれ、第２式に示すように１ずつ加算演算
してアドレス信号Ｓ工。を作成し、ＲＯＭ（５）に送出
（第５図（ａ）参照）して上述の動作を繰り返させる０
このように、アドレス信号Ｓ□。の各相アドレス値を所
定周期（ＩＯ−ｆ）−１で１−次加算演算して上述の動
作を繰り返し、第４図（ｂ）〜（ｄ）に示すような各相
変調波波形データを得ることができる。この加算結果が
ｍを越えるときにアドレス値からｍを減算してアドレス
値とすることは勿論である。
なお、図示実施例では演算回路としてマイクロコンピュ
ータを用いたが、例えば０−ＭｏＥＩ。
ータを用いたが、例えば０−ＭｏＥＩ。
ＴＴＬ等のハード・ロジック回路で演算回路を構成して
も良く、同様な効果を期待できる。また、図示実施例で
は記憶素子としてＲＯＭを単独に設けているが、例えば
ＩＰ−ＲＯＭ等の他の記憶素子を用いても良く、シかも
、マイクロコンピュータに内蔵されているものを用いて
も良いことは勿論である。更にまた、上記実施例におい
ては、格納された変調波波形データは、−周期３６０°
で１８０°を中心とする点対称な正弦波波形に基づいた
ものであったが、正弦波の半周期の様な線対称波形に基
づくもの、また、三角形等信の波形に基づくものであっ
ても艮く、同一の技術思想に基づいた発明の範囲内と言
い得ることは明白である。
も良く、同様な効果を期待できる。また、図示実施例で
は記憶素子としてＲＯＭを単独に設けているが、例えば
ＩＰ−ＲＯＭ等の他の記憶素子を用いても良く、シかも
、マイクロコンピュータに内蔵されているものを用いて
も良いことは勿論である。更にまた、上記実施例におい
ては、格納された変調波波形データは、−周期３６０°
で１８０°を中心とする点対称な正弦波波形に基づいた
ものであったが、正弦波の半周期の様な線対称波形に基
づくもの、また、三角形等信の波形に基づくものであっ
ても艮く、同一の技術思想に基づいた発明の範囲内と言
い得ることは明白である。
以上のように、本発明によれは、パルス幅変調インバー
タ装置の変調波発生回路を、変調波の基準波形データを
格納する記憶素子と、記憶素子のアドレス等を演算制御
する演算回路と、記憶素子より出力されたデータをラッ
チする各相ラッチ回路とで構成し、−個の記憶素子を用
いて各相変虐波波形データを得るようにしたので、記憶
素子の有効利用が図られて装置が安価になるという効果
を有すると共に、変調波波形の変更に対しても僅か１個
の記憶素子の内容の変更で応じられ変更に対する高柔軟
性が達成できるという効果を有する。
タ装置の変調波発生回路を、変調波の基準波形データを
格納する記憶素子と、記憶素子のアドレス等を演算制御
する演算回路と、記憶素子より出力されたデータをラッ
チする各相ラッチ回路とで構成し、−個の記憶素子を用
いて各相変虐波波形データを得るようにしたので、記憶
素子の有効利用が図られて装置が安価になるという効果
を有すると共に、変調波波形の変更に対しても僅か１個
の記憶素子の内容の変更で応じられ変更に対する高柔軟
性が達成できるという効果を有する。
泥１図は従来のパルス幅変調インバータ装置の変調波発
生回路を示すブロック図、第２図はＭ１図回路の記憶素
子の記憶内容を示すアドレス・データ図、第３図は本発
明の一実施例による変調波発生回路を示すブロック図、
第４図は第３図回路の配憶素子の記憶内容を示すアドレ
ス・データ図及び第５図回路の出力波形図、第５図（ｌ
−ｊ第６図回路の各部タイムチャートである。 （４）＠・演算回路（マイクロコンピュータ）（５）Φ
・記憶素子（ＲＯＭ） （＋）） 、 （７１’、 （８１・・各相ラッチ回路
なお、図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 侶 − 第２図 アに゛レス 第３図 第４図 第５図 手続補正書（自発） ５８ ５ ３０ 昭和 年 月 ］１ 特許庁長官殿 ■、小事件表示 特願昭５７−２０１５２９号２
、発明の名称 パルス幅変調インバータ装置の変調波発生回路３、補正
をする餐 事件との関係 持許出１ｔＪｉ人 住 所 東京都千代１１」火元の内ニー］土１
２番３６″名 称（６０１） 三菱電機株式会社代
表者 片 山 に 八 部 ４、代理人 住 所 東京都千代［Ｊ］区火の内二丁１１２
番３号５、補正の対象 明細書の発明の詳細な説明の欄、および図面。 ６、補正の内容 （１）明細書第７頁第１３行の「第５図（ｆ）〜（ｇ）
参照」という記載を「第５図（ｆ）〜（ｈ）参照」と補
正する。 （２）図面中温５図を別紙のとおり補正する。 ７、添付書類の目録 図面 １通 以 上
生回路を示すブロック図、第２図はＭ１図回路の記憶素
子の記憶内容を示すアドレス・データ図、第３図は本発
明の一実施例による変調波発生回路を示すブロック図、
第４図は第３図回路の配憶素子の記憶内容を示すアドレ
ス・データ図及び第５図回路の出力波形図、第５図（ｌ
−ｊ第６図回路の各部タイムチャートである。 （４）＠・演算回路（マイクロコンピュータ）（５）Φ
・記憶素子（ＲＯＭ） （＋）） 、 （７１’、 （８１・・各相ラッチ回路
なお、図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 侶 − 第２図 アに゛レス 第３図 第４図 第５図 手続補正書（自発） ５８ ５ ３０ 昭和 年 月 ］１ 特許庁長官殿 ■、小事件表示 特願昭５７−２０１５２９号２
、発明の名称 パルス幅変調インバータ装置の変調波発生回路３、補正
をする餐 事件との関係 持許出１ｔＪｉ人 住 所 東京都千代１１」火元の内ニー］土１
２番３６″名 称（６０１） 三菱電機株式会社代
表者 片 山 に 八 部 ４、代理人 住 所 東京都千代［Ｊ］区火の内二丁１１２
番３号５、補正の対象 明細書の発明の詳細な説明の欄、および図面。 ６、補正の内容 （１）明細書第７頁第１３行の「第５図（ｆ）〜（ｇ）
参照」という記載を「第５図（ｆ）〜（ｈ）参照」と補
正する。 （２）図面中温５図を別紙のとおり補正する。 ７、添付書類の目録 図面 １通 以 上
Claims (2)
- （１）パルス幅変調インバータ装置におけるスイッチン
グ素子の駆動用信号を信号比較によシ形成すべく、変調
波を発生するパルス幅変調インバータ装置の変調波発生
回路において、変調波の基準波形データを格納する記憶
素子と、各相変調波の位相差に相当する各相アドレスを
演算すると共に、その各相アドレス信号を上記記憶素子
に送出し記憶素子よシ格納データを出力させる演算回路
と、上記各相アドレス信号に同期して該演算回路から出
力される各相うッチ指令領号を受は上記記憶素子より出
力された対応格納データをランチすると共に、各相の対
応格納データが全てラッチされた時点で上記演算回路か
ら送出される出力タイミング信号を受はラッチデータを
出力する各相ラッチ回路とを備えて成り、上記演算回路
は上記アドレスを所定周期で更新演算して各相ラッチ回
路から各相変調波波形データを送出せしめる構成とした
ことを特徴とするパルス幅変調インバータ装置の変調波
発生回路。 - （２）上記演算回路によるアドレスの演算更新周期を、
上記記憶素子のアドレス数と所定の変調波周波数との積
の逆数で定まる周期としたことを特徴とする特許請求の
範囲第１項に記載のパルス幅変調インバータ装置の変調
波発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201529A JPS5992776A (ja) | 1982-11-17 | 1982-11-17 | パルス幅変調インバ−タ装置の変調波発生回路 |
| EP83307035A EP0109835B1 (en) | 1982-11-17 | 1983-11-17 | Wave generation circuit for an inverter |
| DE8383307035T DE3379094D1 (en) | 1982-11-17 | 1983-11-17 | Wave generation circuit for an inverter |
| US06/656,734 US4686480A (en) | 1982-11-17 | 1984-10-01 | Wave generation circuit for a pulse-width modulation inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201529A JPS5992776A (ja) | 1982-11-17 | 1982-11-17 | パルス幅変調インバ−タ装置の変調波発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992776A true JPS5992776A (ja) | 1984-05-29 |
Family
ID=16442550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201529A Pending JPS5992776A (ja) | 1982-11-17 | 1982-11-17 | パルス幅変調インバ−タ装置の変調波発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4686480A (ja) |
| EP (1) | EP0109835B1 (ja) |
| JP (1) | JPS5992776A (ja) |
| DE (1) | DE3379094D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1292769C (en) * | 1986-11-12 | 1991-12-03 | Errol E. Wallingford | Three-phase pwm inverter with speed control and load compensation for aninduction motor |
| FR2608863B1 (fr) * | 1986-12-19 | 1994-04-29 | Nec Corp | Circuit integre logique comportant des bascules electroniques d'entree et de sortie pour stabiliser les durees des impulsions |
| JPS63228206A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | クロツク分配方式 |
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