JPS6039906A - 正弦波発生回路 - Google Patents
正弦波発生回路Info
- Publication number
- JPS6039906A JPS6039906A JP14800683A JP14800683A JPS6039906A JP S6039906 A JPS6039906 A JP S6039906A JP 14800683 A JP14800683 A JP 14800683A JP 14800683 A JP14800683 A JP 14800683A JP S6039906 A JPS6039906 A JP S6039906A
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- JP
- Japan
- Prior art keywords
- address signal
- rom
- signal
- sinusoidal wave
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0342—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers for generating simultaneously two or more related waveforms, e.g. with different phase angles only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ素子を用いて正弦波を発生させる正弦
波発生回路に関するものである。
波発生回路に関するものである。
一般に、ＡＣサーボモータにおいては３和事機子コイル
の電流を各相毎に制御するために、 ＲＯＭに正弦波の
サンプル値を予め記憶させておき、この正弦波サンプル
値をロータの回転位置に同期して読出す正弦波発生器が
設けられている。
の電流を各相毎に制御するために、 ＲＯＭに正弦波の
サンプル値を予め記憶させておき、この正弦波サンプル
値をロータの回転位置に同期して読出す正弦波発生器が
設けられている。
ところが従来の正弦波発生器は各相の電機子電流を制御
する際に、各相にそれぞれ対応したＲＯＭを設け、これ
らのＲＯＭに１２０度ずつ位相のずれた正弦波を等間隔
でサンプルしたサンプル値を記憶させ、この記憶内容を
ロータの回転位、置に同期したアドレス信号によって順
次に読出して各相毎の正弦波サンプル値を発生させるよ
うに構成している。このため、ＲＯＭに要する費用が嵩
んで高価なものとなり、また回路基板の形状も大きくな
ってしまう欠点があった。
する際に、各相にそれぞれ対応したＲＯＭを設け、これ
らのＲＯＭに１２０度ずつ位相のずれた正弦波を等間隔
でサンプルしたサンプル値を記憶させ、この記憶内容を
ロータの回転位、置に同期したアドレス信号によって順
次に読出して各相毎の正弦波サンプル値を発生させるよ
うに構成している。このため、ＲＯＭに要する費用が嵩
んで高価なものとなり、また回路基板の形状も大きくな
ってしまう欠点があった。
本発明はこのような欠点を解決するためになされたもの
で、その目的は回路基板も小さくて済み。
で、その目的は回路基板も小さくて済み。
しかも安価な構成で位相の異なる正弦波サンプル値を発
生できる正弦波発生器を提供することにある。
生できる正弦波発生器を提供することにある。
このために本発明は、１つのＲＯＭのメモリ領域を発生
すべき正弦波サンプル値の位相の種類に応じてｎブロッ
クに分割し、各ブロックに位相別の正弦波サンプル値を
予め記憶させ、この各ブロックの記憶内容をアドレス信
号の最下位ビットが同一値を示している間に時分割的に
読出すことにより２位相別の正弦波サンプル値を発生さ
せるように構成したものである。
すべき正弦波サンプル値の位相の種類に応じてｎブロッ
クに分割し、各ブロックに位相別の正弦波サンプル値を
予め記憶させ、この各ブロックの記憶内容をアドレス信
号の最下位ビットが同一値を示している間に時分割的に
読出すことにより２位相別の正弦波サンプル値を発生さ
せるように構成したものである。
以下２図示する実施例に基づき本発明の詳細な説明する
。
。
第１図は位相が異なる２つの正弦波を発生する場合の本
発明の一実施例を示すブロック図である。
発明の一実施例を示すブロック図である。
同図において、アドレス信号発生器ｌはアドレス値が所
定周期で一巡するにビットのアドレス信号を発生し、Ｒ
ＯＭ２の下位側アドレス信号として供給する。ＲＯＭ２
はアドレス信号発生器１がら発生されるアドレス信号よ
り１ビット多いに＋１ピツトのアドレス信号入力を有し
、そのメモリ領域は発生すべき２相の正弦波に対応して
２１０ツクに分割され、各ブロックには位相が異なる２
つの正弦波サンプル値が予め記憶されている。
定周期で一巡するにビットのアドレス信号を発生し、Ｒ
ＯＭ２の下位側アドレス信号として供給する。ＲＯＭ２
はアドレス信号発生器１がら発生されるアドレス信号よ
り１ビット多いに＋１ピツトのアドレス信号入力を有し
、そのメモリ領域は発生すべき２相の正弦波に対応して
２１０ツクに分割され、各ブロックには位相が異なる２
つの正弦波サンプル値が予め記憶されている。
一方、アドレス信号発生器１から発生されるにビットの
アドレス信号のうち最下位ビット信号（ＬＳＢ信号）は
タイミングパルス発生回路３ （＝供給される。タイミ
ングパルス発生回路３はにビットのアドレス信号が同一
値を示している時間において該時間を２分割するタイミ
ングパルスＴＰを最下ビット信号（Ｌ Ｓ Ｂ信号）に
基づいて発生する。すなわち、第２図（ａ）、 （ｂ）
に最下位ビット信号およびその上位ビット信号（ＬＳＢ
＋１）の波形図を示し−Ｃいるが、タイミングパルス発
生回路３は最下位ビット信号がパ０″または′１″を示
している時間ｔにおいて該時間ｔを２分割する第２図（
Ｃ）に示すようなタイミングパルスＴＰは９例えば最下
位ビット信号をトリガ入力とするワンショット回路によ
って発生される。
アドレス信号のうち最下位ビット信号（ＬＳＢ信号）は
タイミングパルス発生回路３ （＝供給される。タイミ
ングパルス発生回路３はにビットのアドレス信号が同一
値を示している時間において該時間を２分割するタイミ
ングパルスＴＰを最下ビット信号（Ｌ Ｓ Ｂ信号）に
基づいて発生する。すなわち、第２図（ａ）、 （ｂ）
に最下位ビット信号およびその上位ビット信号（ＬＳＢ
＋１）の波形図を示し−Ｃいるが、タイミングパルス発
生回路３は最下位ビット信号がパ０″または′１″を示
している時間ｔにおいて該時間ｔを２分割する第２図（
Ｃ）に示すようなタイミングパルスＴＰは９例えば最下
位ビット信号をトリガ入力とするワンショット回路によ
って発生される。
このようにして発生されたタイミングパルスＴＰはＲｏ
ｍｚの最下位ビットアドレス信号として供給されると共
に、書込みパルス発生回路４および選択回路５に供給さ
れる。
ｍｚの最下位ビットアドレス信号として供給されると共
に、書込みパルス発生回路４および選択回路５に供給さ
れる。
これによって、ＲＯＭ２においてはにビットのアドレス
信号が同一値を示している時間ｔにおいて最下位ビット
アドレス信号（すなわち、タイミングパルスＴＰ）がｂ
”とパ１′″に変化することにより２つのメモリブロッ
クが交互に指定されるものとなり、第１のメモリブロッ
クからは第１相の正弦波に関する１周期のサンプル値の
うちにビットのアドレス信号で指定されるサンプル点位
相のサンプル値が読出され、第２のメ％９ブロックから
は第２相の正弦波に関する１周期のサンプル値のうちに
ビットのアドレス信号で指定されるサンプル点位相のサ
ンプル値が読出される。すなわち。
信号が同一値を示している時間ｔにおいて最下位ビット
アドレス信号（すなわち、タイミングパルスＴＰ）がｂ
”とパ１′″に変化することにより２つのメモリブロッ
クが交互に指定されるものとなり、第１のメモリブロッ
クからは第１相の正弦波に関する１周期のサンプル値の
うちにビットのアドレス信号で指定されるサンプル点位
相のサンプル値が読出され、第２のメ％９ブロックから
は第２相の正弦波に関する１周期のサンプル値のうちに
ビットのアドレス信号で指定されるサンプル点位相のサ
ンプル値が読出される。すなわち。
ＲＯＭ２からは時間ｔにおいて最上位ビットアドレス信
号が°ｂ″と°゛１″とに変化することにより第１相お
よび第２相の正弦波のサンプル値が時分割で出力される
。
号が°ｂ″と°゛１″とに変化することにより第１相お
よび第２相の正弦波のサンプル値が時分割で出力される
。
一方、書込みパルス発生回路４はタイミングパルスＴＰ
をトリガ信号入力として該パルスＴＰが”ｏ”および”
１”を示す時間のほぼ中間のタイミングで第２図（ｄ）
に示すような書込みパルスｗｐを発生し。
をトリガ信号入力として該パルスＴＰが”ｏ”および”
１”を示す時間のほぼ中間のタイミングで第２図（ｄ）
に示すような書込みパルスｗｐを発生し。
この書込みパルスＷＰを第１相および第２相の正弦波に
対応して設けられた第１ラツチ６および第２ラツチ７に
供給する為に選択回路５へ供給する。
対応して設けられた第１ラツチ６および第２ラツチ７に
供給する為に選択回路５へ供給する。
選択回路５はタイミングパルスＴＰＯ情報を基にして書
込みパルスＷＰを該当するラッチ回路に対応する２つの
書込みパルスＷＰ１．ＷＰ２に振分ける。
込みパルスＷＰを該当するラッチ回路に対応する２つの
書込みパルスＷＰ１．ＷＰ２に振分ける。
ここで、第１ラツチ６および第２ラツチ７にはデータバ
スを介してＲＯＭ２から読出された正弦波サンプル値が
そのデータ入力に供給されている。
スを介してＲＯＭ２から読出された正弦波サンプル値が
そのデータ入力に供給されている。
このため１時間ｔの前半部分においては第１相の正弦波
サンプル値がＲＯＭ２から読出されるものとすると、こ
の第１相の正弦波サンプル値は書込みパルスＷＰ１ｔ−
よって第１ラツテ６に書き込まれる。また、第２相の正
弦波サンプル値は書込みパルスＷ’Ｐ２によって第２ラ
ツチ７に書き込まれる。すなわち、ＲＯＭ２から時分割
で読出された第１相および第２相の正弦波サンプル値は
それぞれ対応する位相の第１ラツチ６および第２ラッチ
７に書き込まれる。
サンプル値がＲＯＭ２から読出されるものとすると、こ
の第１相の正弦波サンプル値は書込みパルスＷＰ１ｔ−
よって第１ラツテ６に書き込まれる。また、第２相の正
弦波サンプル値は書込みパルスＷ’Ｐ２によって第２ラ
ツチ７に書き込まれる。すなわち、ＲＯＭ２から時分割
で読出された第１相および第２相の正弦波サンプル値は
それぞれ対応する位相の第１ラツチ６および第２ラッチ
７に書き込まれる。
第１ラツチ６および第２ラツチ７にこのようにして書き
込まれた第１相および第２相の正弦波サンプル値は、後
段の信号処理形態がアナログ信号処理となっている場合
にはＤＡ変換器（ＤＡＣ）８．９によってアナログ信号
に変換された後９位相別の正弦波として出力される。
込まれた第１相および第２相の正弦波サンプル値は、後
段の信号処理形態がアナログ信号処理となっている場合
にはＤＡ変換器（ＤＡＣ）８．９によってアナログ信号
に変換された後９位相別の正弦波として出力される。
このようにＲＯＭのアクセスを時分割化することにより
、１つのＲＯＭのみを用いて異なる位相の正弦波を発生
させることができる。そしてこの場合、タイミングパル
ス発生回路やラッチなどの周辺回路が増加して構成が複
雑化するように見えるが、Ｄ／Ａ変換器にはラッチ機能
を内蔵したものが市販されているため、実際には構成が
簡素なものとなり、コストの低減と回路基板の小形化を
図ることができる。
、１つのＲＯＭのみを用いて異なる位相の正弦波を発生
させることができる。そしてこの場合、タイミングパル
ス発生回路やラッチなどの周辺回路が増加して構成が複
雑化するように見えるが、Ｄ／Ａ変換器にはラッチ機能
を内蔵したものが市販されているため、実際には構成が
簡素なものとなり、コストの低減と回路基板の小形化を
図ることができる。
なお、上記実施例では２つの位相の正弦波を発生する場
合を示したが、２つ以上の位相の異なる正弦波も全く同
様な原理により自由に発生できることは言うまでもない
。
合を示したが、２つ以上の位相の異なる正弦波も全く同
様な原理により自由に発生できることは言うまでもない
。
以上の説明から明らかなように本発明によれば。
位相の異なる複数種の正弦波を１つのＲＯＭのみで発生
させることができ、コストの低減と回路基板の小形化を
図れるなどの優れた効果を有し９例えばＡＣサーボモー
タの制御回路に適用すれば装置の小形化を一層促進させ
ることができ、その実用的価値は極めて太きい。
させることができ、コストの低減と回路基板の小形化を
図れるなどの優れた効果を有し９例えばＡＣサーボモー
タの制御回路に適用すれば装置の小形化を一層促進させ
ることができ、その実用的価値は極めて太きい。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図の実施例における各部の波形図である。
１ ・アドレス信号発生器、２・・ＲＯＭ。
３・・タイミングパルス発生回路。
４・書込みパルス発生回路、５・・選択回路。
６．７・・ラッチ、８，９・・・ＤＡ変換器。
特許出願人 株式会社芝浦製作所
代理人 弁理士 山 １） 文 雄
Claims (1)
- アドレス値が所定周期で一巡するアドレス信号を発生す
るアドレス信号発生手段と１位相の異なるｎ（ｎ〉２’
）種の正弦波形サンプル値をそれぞれ記憶したｎブロッ
クのメモリ領域を有し、上記アドレス信号を下位側アド
レス人力とするメモリ素子と、上記アドレス信号が同一
値を示している時間において該時間をｎ分割するタイミ
ング信号を発生し、上記メモリ素子の上位側アドレス入
力とするタイミングパルス発生回路と、上記メモリ素子
から読出される正弦波形サンプル値を上記ｎ分割のタイ
ミング信号に同期して読込み１位相別の正弦波形サンプ
ル値としてそれぞれ出力するｎ個のラッチとを備えた正
弦波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800683A JPS6039906A (ja) | 1983-08-15 | 1983-08-15 | 正弦波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800683A JPS6039906A (ja) | 1983-08-15 | 1983-08-15 | 正弦波発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039906A true JPS6039906A (ja) | 1985-03-02 |
Family
ID=15442998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14800683A Pending JPS6039906A (ja) | 1983-08-15 | 1983-08-15 | 正弦波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039906A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381520A (ja) * | 1986-09-25 | 1988-04-12 | Pentel Kk | 座標信号検出装置 |
| EP0379589A1 (en) * | 1988-06-24 | 1990-08-01 | Fanuc Ltd. | Interpolation circuit of an encoder |
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750104A (en) * | 1980-07-10 | 1982-03-24 | Reliance Electric Co | Method and device for digitally generating control signal for operating converter |
| JPS5783906A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Generating method for optional-phase multiple signal |
-
1983
- 1983-08-15 JP JP14800683A patent/JPS6039906A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750104A (en) * | 1980-07-10 | 1982-03-24 | Reliance Electric Co | Method and device for digitally generating control signal for operating converter |
| JPS5783906A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Generating method for optional-phase multiple signal |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381520A (ja) * | 1986-09-25 | 1988-04-12 | Pentel Kk | 座標信号検出装置 |
| EP0379589A1 (en) * | 1988-06-24 | 1990-08-01 | Fanuc Ltd. | Interpolation circuit of an encoder |
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
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