JPH10200336A - 数値制御発振器 - Google Patents
数値制御発振器Info
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- JPH10200336A JPH10200336A JP117697A JP117697A JPH10200336A JP H10200336 A JPH10200336 A JP H10200336A JP 117697 A JP117697 A JP 117697A JP 117697 A JP117697 A JP 117697A JP H10200336 A JPH10200336 A JP H10200336A
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- Japan
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- data
- memory
- adder
- address
- sine wave
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】メモリの記憶容量を増加させることなく位相の
異なる複数の正弦波信号データを同時に発生させる。 【解決手段】演算部１は周波数制御信号７を入力し演算
出力データ８を出力する。加算器２は演算出力データ８
とアドレスデータ６とを加算する。メモリ３は加算器２
が出力するアドレスデータ６により格納した正弦波信号
データを基準信号１１として出力する。加算器４はアド
レスデータ６に位相シフトデータ９を加算しシフトアド
レスデータ１０を出力する。メモリ５はシフトアドレス
データ１０により格納されている正弦波信号データを位
相シフトされた基準信号１２として出力する。
異なる複数の正弦波信号データを同時に発生させる。 【解決手段】演算部１は周波数制御信号７を入力し演算
出力データ８を出力する。加算器２は演算出力データ８
とアドレスデータ６とを加算する。メモリ３は加算器２
が出力するアドレスデータ６により格納した正弦波信号
データを基準信号１１として出力する。加算器４はアド
レスデータ６に位相シフトデータ９を加算しシフトアド
レスデータ１０を出力する。メモリ５はシフトアドレス
データ１０により格納されている正弦波信号データを位
相シフトされた基準信号１２として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は数値制御発振器に関
し、特に位相制御可能な正弦波形のデータを発生する数
値制御発振器に関する。
し、特に位相制御可能な正弦波形のデータを発生する数
値制御発振器に関する。
【０００２】
【従来の技術】最近のディジタル技術の発展に伴い各種
波形の発生が容易になってきた。ディジタルデータを利
用して実現されるアナログ信号波形は、多くの場合正弦
波信号波形であり、こうした技術による発振器が増加し
つつある。
波形の発生が容易になってきた。ディジタルデータを利
用して実現されるアナログ信号波形は、多くの場合正弦
波信号波形であり、こうした技術による発振器が増加し
つつある。
【０００３】図５は従来の数値制御発振器を示すブロッ
ク図である。
ク図である。
【０００４】図５を参照すると、従来の数値制御発振器
は複数の正弦波信号データを書き込んだＲＯＭ２２ａ，
２２ｎと、これらＲＯＭへアドレスデータ２４を出力す
るカウンタ２１と、周波数位相選択信号２５の制御によ
りカウンタ２１にリセット信号２８を出力するＲＯＭ２
０と、複数の正弦波信号データ２６ａ，２６ｎから周波
数位相選択信号２５の制御のもとに１つの正弦波信号デ
ータ２７を選択出力するセレクタ２３とから構成されて
いる。
は複数の正弦波信号データを書き込んだＲＯＭ２２ａ，
２２ｎと、これらＲＯＭへアドレスデータ２４を出力す
るカウンタ２１と、周波数位相選択信号２５の制御によ
りカウンタ２１にリセット信号２８を出力するＲＯＭ２
０と、複数の正弦波信号データ２６ａ，２６ｎから周波
数位相選択信号２５の制御のもとに１つの正弦波信号デ
ータ２７を選択出力するセレクタ２３とから構成されて
いる。
【０００５】次に動作を説明する。クロック２９により
カウントされたカウンタ２１が出力するアドレスデータ
２４に従って、ＲＯＭ２２ａ，２２ｎから予め書き込ま
れている複数の正弦波信号データ２６ａ，２６ｎを読み
出す。これら複数の正弦波信号データ２６ａ，２６ｎは
周波数位相選択信号２５によりセレクタ２３で選択さ
れ、正弦波信号データ２７を出力する。ＲＯＭ２２ａ，
２２ｎは種々の周波数および位相を有する複数の波形デ
ータが記憶されているので、発生したい希望の周波数お
よび位相を有する正弦波信号データに対して、カウンタ
２１をリセットする必要が有る。ＲＯＭ２０はこのリセ
ット動作のため、カウンタ２１に対して周波数位相選択
信号２５により指定されるリセット信号２８を出力す
る。
カウントされたカウンタ２１が出力するアドレスデータ
２４に従って、ＲＯＭ２２ａ，２２ｎから予め書き込ま
れている複数の正弦波信号データ２６ａ，２６ｎを読み
出す。これら複数の正弦波信号データ２６ａ，２６ｎは
周波数位相選択信号２５によりセレクタ２３で選択さ
れ、正弦波信号データ２７を出力する。ＲＯＭ２２ａ，
２２ｎは種々の周波数および位相を有する複数の波形デ
ータが記憶されているので、発生したい希望の周波数お
よび位相を有する正弦波信号データに対して、カウンタ
２１をリセットする必要が有る。ＲＯＭ２０はこのリセ
ット動作のため、カウンタ２１に対して周波数位相選択
信号２５により指定されるリセット信号２８を出力す
る。
【０００６】従って、任意の位相と周波数を有する正弦
波をＲＯＭ２０，２２ａ，２２ｎの書き込みデータの制
御により発生させることができる。
波をＲＯＭ２０，２２ａ，２２ｎの書き込みデータの制
御により発生させることができる。
【０００７】また、乗算器を利用した数値制御発振器が
見られる。このような一例として、特開平１−２８６５
０３号公報記載の「正弦波発生装置」が知られている。
見られる。このような一例として、特開平１−２８６５
０３号公報記載の「正弦波発生装置」が知られている。
【０００８】図６は従来の数値制御発振器の他の例を示
すブロック図である。図６を参照すると、クロック４４
により動作するカウンタ３１と、カウンタ出力４６と乗
算データ４５とを乗算する乗算器３２と、乗算器３２が
出力する乗算出力４３と加算定数４１とを加算する加算
器３３と、加算出力４８と乗算係数３９とを乗算する乗
算器３４と、乗算出力４２が指定するアドレスにより正
弦波信号データ４７を出力するＲＯＭ３５と、位相選択
信号４０が指定するアドレスにより加算定数４１を出力
するＲＯＭ３６と、周波数選択信号３８が指定するアド
レスにより乗算係数３９を出力するＲＯＭ３７とから構
成されている。
すブロック図である。図６を参照すると、クロック４４
により動作するカウンタ３１と、カウンタ出力４６と乗
算データ４５とを乗算する乗算器３２と、乗算器３２が
出力する乗算出力４３と加算定数４１とを加算する加算
器３３と、加算出力４８と乗算係数３９とを乗算する乗
算器３４と、乗算出力４２が指定するアドレスにより正
弦波信号データ４７を出力するＲＯＭ３５と、位相選択
信号４０が指定するアドレスにより加算定数４１を出力
するＲＯＭ３６と、周波数選択信号３８が指定するアド
レスにより乗算係数３９を出力するＲＯＭ３７とから構
成されている。
【０００９】次に動作を説明する。ＲＯＭ３５には正弦
波１周期分の情報がデータとして書き込まれているの
で、これらデータを逐次読み出すことにより正弦波信号
データ４７が得られる。乗算器３４が出力する乗算出力
４２のタイミング周波数を変えることにより、正弦波信
号データ４７の基準周波数を決定することができる。す
なわち、周波数選択信号３８に対応してＲＯＭ３７から
出力される乗算係数３９と加算出力４８との乗算によ
り、ＲＯＭ３５に出力される乗算出力４２が変化し、正
弦波信号データ４７の基準周波数に対する周波数制御が
行なわれる。
波１周期分の情報がデータとして書き込まれているの
で、これらデータを逐次読み出すことにより正弦波信号
データ４７が得られる。乗算器３４が出力する乗算出力
４２のタイミング周波数を変えることにより、正弦波信
号データ４７の基準周波数を決定することができる。す
なわち、周波数選択信号３８に対応してＲＯＭ３７から
出力される乗算係数３９と加算出力４８との乗算によ
り、ＲＯＭ３５に出力される乗算出力４２が変化し、正
弦波信号データ４７の基準周波数に対する周波数制御が
行なわれる。
【００１０】また、加算器３３に出力される乗算出力４
３と位相選択信号４０が指定するアドレスに対応してＲ
ＯＭ３６から出力される加算定数４１とを加算すること
により、 ＲＯＭ３５に出力される乗算出力４２が変化
し、正弦波信号データ４７の基準周波数に対する位相制
御が行なわれることになる。
３と位相選択信号４０が指定するアドレスに対応してＲ
ＯＭ３６から出力される加算定数４１とを加算すること
により、 ＲＯＭ３５に出力される乗算出力４２が変化
し、正弦波信号データ４７の基準周波数に対する位相制
御が行なわれることになる。
【００１１】すなわち、必要とする正弦波の周波数に関
する周波数選択信号３８および位相に関する位相選択信
号４０に応じて発生する加算出力４８と乗算係数３９と
により、ＲＯＭ３５に記憶された正弦波のディジタルデ
ータの読み出しアドレスが変化するので、所望する周波
数と位相の正弦波が正弦波信号データ４７として得られ
る。
する周波数選択信号３８および位相に関する位相選択信
号４０に応じて発生する加算出力４８と乗算係数３９と
により、ＲＯＭ３５に記憶された正弦波のディジタルデ
ータの読み出しアドレスが変化するので、所望する周波
数と位相の正弦波が正弦波信号データ４７として得られ
る。
【００１２】
【発明が解決しようとする課題】上述した従来の数値制
御発振器は、異なる複数の正弦波信号データを発生させ
るためには大量のデータをメモリに記憶させることにな
るので、大容量のメモリが必要になるという欠点を有し
ている。
御発振器は、異なる複数の正弦波信号データを発生させ
るためには大量のデータをメモリに記憶させることにな
るので、大容量のメモリが必要になるという欠点を有し
ている。
【００１３】また、複数の正弦波信号データが読み出せ
るが、特定の周波数および位相制御が同時に行われるの
で、位相または周波数のみ異なる正弦波信号データを同
時に発生させることができないという欠点を有してい
る。
るが、特定の周波数および位相制御が同時に行われるの
で、位相または周波数のみ異なる正弦波信号データを同
時に発生させることができないという欠点を有してい
る。
【００１４】本発明の目的は、メモリの記憶容量を増加
させることなく位相の異なる複数の正弦波信号データを
同時に発生することができる数値制御発振器を提供する
ことにある。
させることなく位相の異なる複数の正弦波信号データを
同時に発生することができる数値制御発振器を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明の数値制御発振器
は、正弦波信号１周期分のデータを記憶し、前記データ
を読み出し第１の基準信号として出力する第１のメモリ
と；このメモリのアドレスを指定するアドレスデータ
を、クロック信号に同期して出力する第１の加算器と；
周波数制御信号により前記アドレスデータの周期を制御
する演算信号を、前記第１の加算器に出力する演算器
と；前記アドレスデータに位相シフトデータを加算し、
シフトアドレスデータを出力する第２の加算器と；前記
第１のメモリと同一データを記憶し、前記シフトアドレ
スデータが指定するアドレスに対応したデータを読み出
し、前記第１の基準信号を位相シフトした第２の基準信
号を出力する第２のメモリと；を備えたことを特徴とし
ている。
は、正弦波信号１周期分のデータを記憶し、前記データ
を読み出し第１の基準信号として出力する第１のメモリ
と；このメモリのアドレスを指定するアドレスデータ
を、クロック信号に同期して出力する第１の加算器と；
周波数制御信号により前記アドレスデータの周期を制御
する演算信号を、前記第１の加算器に出力する演算器
と；前記アドレスデータに位相シフトデータを加算し、
シフトアドレスデータを出力する第２の加算器と；前記
第１のメモリと同一データを記憶し、前記シフトアドレ
スデータが指定するアドレスに対応したデータを読み出
し、前記第１の基準信号を位相シフトした第２の基準信
号を出力する第２のメモリと；を備えたことを特徴とし
ている。
【００１６】また、正弦波信号１周期分のデータを記憶
し、前記データを読み出し、第１の基準信号として出力
する第１のメモリと；このメモリのアドレスを指定する
アドレスデータを、クロック信号に同期して出力する第
１の加算器と；周波数制御信号により前記アドレスデー
タの周期を制御する演算信号を、前記第１の加算器に出
力する演算器と；前記アドレスデータに複数の位相シフ
トデータを各々加算し、各々が複数のシフトアドレスデ
ータを出力する複数の第２の加算器と；前記第１のメモ
リと同一のデータを各々が記憶し、前記複数のシフトア
ドレスデータが指定するアドレスに対応したデータを読
み出し、前記第１の基準信号を各々位相シフトした複数
の第２の基準信号を各々が出力する複数の第２のメモリ
と；を備えたことを特徴としている。
し、前記データを読み出し、第１の基準信号として出力
する第１のメモリと；このメモリのアドレスを指定する
アドレスデータを、クロック信号に同期して出力する第
１の加算器と；周波数制御信号により前記アドレスデー
タの周期を制御する演算信号を、前記第１の加算器に出
力する演算器と；前記アドレスデータに複数の位相シフ
トデータを各々加算し、各々が複数のシフトアドレスデ
ータを出力する複数の第２の加算器と；前記第１のメモ
リと同一のデータを各々が記憶し、前記複数のシフトア
ドレスデータが指定するアドレスに対応したデータを読
み出し、前記第１の基準信号を各々位相シフトした複数
の第２の基準信号を各々が出力する複数の第２のメモリ
と；を備えたことを特徴としている。
【００１７】前記演算器と、前記第１の加算器と、前記
第１のメモリと、単一または複数の前記第２の加算器
と、単一または複数の前記第２のメモリとを、マイクロ
コンピュータにより構成したことを特徴としている。
第１のメモリと、単一または複数の前記第２の加算器
と、単一または複数の前記第２のメモリとを、マイクロ
コンピュータにより構成したことを特徴としている。
【００１８】また、前記演算器と、前記第１の加算器
と、前記第１のメモリと、単一または複数の前記第２の
加算器と、単一または複数の前記第２のメモリとを、ゲ
ートアレイにより構成したことを特徴としている。
と、前記第１のメモリと、単一または複数の前記第２の
加算器と、単一または複数の前記第２のメモリとを、ゲ
ートアレイにより構成したことを特徴としている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の数値制御発
振器の一つの実施の形態を示すブロック図である。
て図面を参照して説明する。図１は本発明の数値制御発
振器の一つの実施の形態を示すブロック図である。
【００２０】図１に示す本実施の形態は、周波数制御信
号７を入力し演算出力データ８を出力する演算部１と、
演算出力データ８とアドレスデータ６とを加算する加算
器２と、加算器２が出力するアドレスデータ６により記
憶した正弦波信号データを基準信号１１としてオンタイ
ムに出力するメモリ３と、アドレスデータ６に位相シフ
トデータ９を加算しシフトアドレスデータ１０を出力す
る加算器４と、シフトアドレスデータ１０により位相シ
フトした正弦波信号データを基準信号１２として出力す
るメモリ５とから構成されている。
号７を入力し演算出力データ８を出力する演算部１と、
演算出力データ８とアドレスデータ６とを加算する加算
器２と、加算器２が出力するアドレスデータ６により記
憶した正弦波信号データを基準信号１１としてオンタイ
ムに出力するメモリ３と、アドレスデータ６に位相シフ
トデータ９を加算しシフトアドレスデータ１０を出力す
る加算器４と、シフトアドレスデータ１０により位相シ
フトした正弦波信号データを基準信号１２として出力す
るメモリ５とから構成されている。
【００２１】図２は正弦波信号データを示す波形図であ
る。
る。
【００２２】正弦波信号データの１周期分の振幅値
ｙ0 ，ｙ1，・・・ｙn-1 および各々の振幅値に対応す
る位相値θ0，θ1，・・・θn-1とが、アドレスＡ0，Ａ
1，・・Ａn-1 に対応してメモリ３およびメモリ５に記
憶されている。ここで、メモリ３およびメモリ５に記憶
されている正弦波信号データの位相分解能は、１周期分
の総データ数がｎなので、２π／ｎとなる。
ｙ0 ，ｙ1，・・・ｙn-1 および各々の振幅値に対応す
る位相値θ0，θ1，・・・θn-1とが、アドレスＡ0，Ａ
1，・・Ａn-1 に対応してメモリ３およびメモリ５に記
憶されている。ここで、メモリ３およびメモリ５に記憶
されている正弦波信号データの位相分解能は、１周期分
の総データ数がｎなので、２π／ｎとなる。
【００２３】次に、図１および図２を参照して本実施の
形態の動作をより詳細に説明する。
形態の動作をより詳細に説明する。
【００２４】メモリ３には１周期分の正弦波信号データ
が記憶されており、この正弦波信号データを読み出すた
めのアドレスデータ６が、加算器２からメモリ３に出力
される。加算器２はメモリ３に記憶されている正弦波信
号データの１周期分毎に対応して動作し、加算器２自身
が出力するアドレスデータ６と演算部１が出力する演算
出力データ８とを加算し、これらを加算したアドレスデ
ータ６をクロック１３が入力する毎にメモリ３に出力す
る。メモリ３から出力される正弦波信号データの周波数
をｆNCO、加算器２に出力するクロック１３の周波数を
ｆCLK 、メモリ３の正弦波信号データの１周期分のデー
タ数（加算器２の１周期分の値）をｎ、演算部１からの
演算出力データ８の周波数をｆSETとすると式（１）の
関係がある。
が記憶されており、この正弦波信号データを読み出すた
めのアドレスデータ６が、加算器２からメモリ３に出力
される。加算器２はメモリ３に記憶されている正弦波信
号データの１周期分毎に対応して動作し、加算器２自身
が出力するアドレスデータ６と演算部１が出力する演算
出力データ８とを加算し、これらを加算したアドレスデ
ータ６をクロック１３が入力する毎にメモリ３に出力す
る。メモリ３から出力される正弦波信号データの周波数
をｆNCO、加算器２に出力するクロック１３の周波数を
ｆCLK 、メモリ３の正弦波信号データの１周期分のデー
タ数（加算器２の１周期分の値）をｎ、演算部１からの
演算出力データ８の周波数をｆSETとすると式（１）の
関係がある。
【００２５】 ｆNCO＝ｆCLK・ｆSET／ｎ （１） 演算部１は外部から入力される周波数制御信号７の周波
数を演算出力データ８の周波数ｆSET の値に変換する演
算用レジスタである。すなわち、周波数制御信号７によ
り基準信号１１の周波数を式（１）の関係式により制御
することができる。
数を演算出力データ８の周波数ｆSET の値に変換する演
算用レジスタである。すなわち、周波数制御信号７によ
り基準信号１１の周波数を式（１）の関係式により制御
することができる。
【００２６】次に、メモリ３から出力されるオンタイム
の基準信号１１に対して、位相のシフトした正弦波信号
データである基準信号１２を得る場合について説明す
る。
の基準信号１１に対して、位相のシフトした正弦波信号
データである基準信号１２を得る場合について説明す
る。
【００２７】加算器２から出力されるアドレスデータ６
は、正弦波信号データの位相情報を示しているので、所
望する位相シフト量を与える位相シフトデータ９をこの
アドレスデータ６に加えることにより、同一クロックの
タイミングにおいて位相シフトしたシフトアドレスデー
タ１０を得ることができる。加算器４はこの処理を行な
い、シフトアドレスデータ１０をメモリ５に出力し、メ
モリ５から位相シフトした正弦波信号データを基準信号
１２として出力する。
は、正弦波信号データの位相情報を示しているので、所
望する位相シフト量を与える位相シフトデータ９をこの
アドレスデータ６に加えることにより、同一クロックの
タイミングにおいて位相シフトしたシフトアドレスデー
タ１０を得ることができる。加算器４はこの処理を行な
い、シフトアドレスデータ１０をメモリ５に出力し、メ
モリ５から位相シフトした正弦波信号データを基準信号
１２として出力する。
【００２８】なお、加算器４も加算器２と同様に正弦波
形１周期分の周期で動作する。
形１周期分の周期で動作する。
【００２９】図３は位相シフト動作を説明する波形図で
ある。
ある。
【００３０】図３を参照すると、基準信号１１に対して
基準信号１２がθS 遅れた場合の位相シフト動作が示さ
れている。位相シフトデータは１アドレス分に相当する
データ値１個につき、位相量が２π／ｎに対応するよう
に規格化されている。これはメモリ３およびメモリ５に
記憶されている正弦波信号データ位相分解能に対応して
いる。基準信号１１がθm のデータを出力しているタイ
ミングでは、アドレスデータ６はＡm を示している。こ
のときシフトアドレスデータ１０はＡm+sを示している
が、メモリ３とメモリ５との内容は全く同じなので、メ
モリ５から出力される基準信号１２はθm＋θsのデータ
が出力されることになる。
基準信号１２がθS 遅れた場合の位相シフト動作が示さ
れている。位相シフトデータは１アドレス分に相当する
データ値１個につき、位相量が２π／ｎに対応するよう
に規格化されている。これはメモリ３およびメモリ５に
記憶されている正弦波信号データ位相分解能に対応して
いる。基準信号１１がθm のデータを出力しているタイ
ミングでは、アドレスデータ６はＡm を示している。こ
のときシフトアドレスデータ１０はＡm+sを示している
が、メモリ３とメモリ５との内容は全く同じなので、メ
モリ５から出力される基準信号１２はθm＋θsのデータ
が出力されることになる。
【００３１】上述の通り、メモリ３と全く同一の正弦波
信号データを記憶したメモリ５の読み出しアドレスを、
外部から入力された位相シフトデータ９に対応するシフ
ト量だけ、加算器４が出力するシフトアドレスデータ１
０で選択出力しているので、メモリ５から読み出される
基準信号１２も位相シフトした状態の信号が出力され
る。すなわち、位相制御された正弦波信号データを得る
ことができる。
信号データを記憶したメモリ５の読み出しアドレスを、
外部から入力された位相シフトデータ９に対応するシフ
ト量だけ、加算器４が出力するシフトアドレスデータ１
０で選択出力しているので、メモリ５から読み出される
基準信号１２も位相シフトした状態の信号が出力され
る。すなわち、位相制御された正弦波信号データを得る
ことができる。
【００３２】図４は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００３３】図４を参照すると、周波数制御信号７を入
力し演算出力データ８を出力する演算部１と、演算出力
データ８とアドレスデータ６とを加算する加算器２と、
加算器２が出力するアドレスデータ６により記憶した正
弦波信号データを基準信号１１として出力するメモリ３
と、アドレスデータ６に位相シフトデータ９ａ，９ｎを
加算しシフトアドレスデータ１０ａ，１０ｎを出力する
加算器４ａ，４ｎと、シフトアドレスデータ１０ａ，１
０ｎによりそれぞれ位相シフトした正弦波信号データを
基準信号１２ａ，１２ｎとして出力するメモリ５ａ，５
ｎとから構成されている。
力し演算出力データ８を出力する演算部１と、演算出力
データ８とアドレスデータ６とを加算する加算器２と、
加算器２が出力するアドレスデータ６により記憶した正
弦波信号データを基準信号１１として出力するメモリ３
と、アドレスデータ６に位相シフトデータ９ａ，９ｎを
加算しシフトアドレスデータ１０ａ，１０ｎを出力する
加算器４ａ，４ｎと、シフトアドレスデータ１０ａ，１
０ｎによりそれぞれ位相シフトした正弦波信号データを
基準信号１２ａ，１２ｎとして出力するメモリ５ａ，５
ｎとから構成されている。
【００３４】なお、図４において図１に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００３５】図４に示す実施の形態は加算器４ａ，４ｎ
とメモリ５ａ，５ｎを複数個用意することにより、複数
の位相シフトした正弦波信号データを基準信号１２ａ，
１２ｎとして同時に出力できるように構成したものであ
る。動作は図１と同様なのでここでは説明を省略する。
とメモリ５ａ，５ｎを複数個用意することにより、複数
の位相シフトした正弦波信号データを基準信号１２ａ，
１２ｎとして同時に出力できるように構成したものであ
る。動作は図１と同様なのでここでは説明を省略する。
【００３６】なお、図１および図４に示す回路構成はデ
ィスクリート部品により構成されるが、ＣＰＵ、ＲＡ
Ｍ，ＲＯＭ，周辺入出力回路によるマイクロコンピュー
タまたはゲートアレイによる構成も可能である。
ィスクリート部品により構成されるが、ＣＰＵ、ＲＡ
Ｍ，ＲＯＭ，周辺入出力回路によるマイクロコンピュー
タまたはゲートアレイによる構成も可能である。
【００３７】
【発明の効果】以上説明したように、本発明の数値制御
発振器は、メモリに記憶した正弦波信号データの読み出
しアドレスのタイミングを変化させることにより出力周
波数を任意に設定するとともに、この読み出しアドレス
に位相シフト情報を加算することにより位相シフトを受
けた信号の読み出しが可能になるので、位相の異なる正
弦波信号データをも同時に発生することができるという
効果を有している。
発振器は、メモリに記憶した正弦波信号データの読み出
しアドレスのタイミングを変化させることにより出力周
波数を任意に設定するとともに、この読み出しアドレス
に位相シフト情報を加算することにより位相シフトを受
けた信号の読み出しが可能になるので、位相の異なる正
弦波信号データをも同時に発生することができるという
効果を有している。
【００３８】また、位相シフトデータの変換が必要なく
かつダイレクトにアドレスデータに加算することができ
るので、記憶容量が節減でき回路の簡易化が行なえると
いう効果を有している。
かつダイレクトにアドレスデータに加算することができ
るので、記憶容量が節減でき回路の簡易化が行なえると
いう効果を有している。
【図１】本発明の数値制御発振器の一つの実施の形態を
示すブロック図である。
示すブロック図である。
【図２】正弦波信号データを示す波形図である。
【図３】位相シフト動作を説明する波形図である。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】従来の数値制御発振器を示すブロック図であ
る。
る。
【図６】従来の数値制御発振器の他の例を示すブロック
図である。
図である。
１ 演算部 ２ 加算器 ３ メモリ ４，４ａ，４ｎ 加算器 ５，５ａ，５ｎ メモリ ６ アドレスデータ ７ 周波数制御信号 ８ 演算出力データ ９，９ａ，９ｎ 位相シフトデータ １０，１０ａ，１０ｎ シフトアドレスデータ １１ 基準信号 １２，１２ａ，１２ｎ 基準信号 １３ クロック ２０ ＲＯＭ ２１ カウンタ ２２ａ，２２ｎ ＲＯＭ ２３ セレクタ ２４ アドレスデータ ２５ 周波数位相選択信号 ２６ａ，２６ｎ 正弦波信号データ ２７ 正弦波信号データ ２８ リセット信号 ２９ クロック ３１ カウンタ ３２ 乗算器 ３３ 加算器 ３４ 乗算器 ３５，３６，３７ ＲＯＭ ３８ 周波数選択信号 ３９ 乗算係数 ４０ 位相選択信号 ４１ 加算定数 ４２，４３ 乗算出力 ４４ クロック ４５ 乗算データ ４６ カウンタ出力 ４７ 正弦波信号データ ４８ 加算出力
フロントページの続き (72)発明者 星野 哲雄 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 (72)発明者 藤沢 正行 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (4)
- 【請求項１】 正弦波信号１周期分のデータを記憶し、
前記データを読み出し第１の基準信号として出力する第
１のメモリと；このメモリのアドレスを指定するアドレ
スデータを、クロック信号に同期して出力する第１の加
算器と；周波数制御信号により前記アドレスデータの周
期を制御する演算信号を、前記第１の加算器に出力する
演算器と；前記アドレスデータに位相シフトデータを加
算し、シフトアドレスデータを出力する第２の加算器
と；前記第１のメモリと同一データを記憶し、前記シフ
トアドレスデータが指定するアドレスに対応したデータ
を読み出し、前記第１の基準信号を位相シフトした第２
の基準信号を出力する第２のメモリと；を備えたことを
特徴とする数値制御発振器。 - 【請求項２】 正弦波信号１周期分のデータを記憶し、
前記データを読み出し第１の基準信号として出力する第
１のメモリと；このメモリのアドレスを指定するアドレ
スデータを、クロック信号に同期して出力する第１の加
算器と；周波数制御信号により前記アドレスデータの周
期を制御する演算信号を、前記第１の加算器に出力する
演算器と；前記アドレスデータに複数の位相シフトデー
タを各々加算し、各々が複数のシフトアドレスデータを
出力する複数の第２の加算器と；前記第１のメモリと同
一のデータを各々が記憶し、前記複数のシフトアドレス
データが指定するアドレスに対応したデータを読み出
し、前記第１の基準信号を各々位相シフトした複数の第
２の基準信号を各々が出力する複数の第２のメモリと；
を備えたことを特徴とする数値制御発振器。 - 【請求項３】 前記演算器と、前記第１の加算器と、前
記第１のメモリと、単一または複数の前記第２の加算器
と、単一または複数の前記第２のメモリとを、マイクロ
コンピュータにより構成したことを特徴とする請求項１
又は請求項２記載の数値制御発振器。 - 【請求項４】 前記演算器と、前記第１の加算器と、前
記第１のメモリと、単一または複数の前記第２の加算器
と、単一または複数の前記第２のメモリとを、ゲートア
レイにより構成したことを特徴とする請求項１又は請求
項２記載の数値制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP117697A JPH10200336A (ja) | 1997-01-08 | 1997-01-08 | 数値制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP117697A JPH10200336A (ja) | 1997-01-08 | 1997-01-08 | 数値制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200336A true JPH10200336A (ja) | 1998-07-31 |
Family
ID=11494142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP117697A Pending JPH10200336A (ja) | 1997-01-08 | 1997-01-08 | 数値制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838945B1 (ko) * | 2000-12-15 | 2008-06-16 | 아스라브 쏘시에떼 아노님 | 특히 고주파 신호 수신기용의 수치제어 발진기 |
-
1997
- 1997-01-08 JP JP117697A patent/JPH10200336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838945B1 (ko) * | 2000-12-15 | 2008-06-16 | 아스라브 쏘시에떼 아노님 | 특히 고주파 신호 수신기용의 수치제어 발진기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |