JP2949764B2 - 信号発生回路 - Google Patents
信号発生回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周波数信号を発生する信号発生回路に関
し、特に２種類の異なる周波数信号を同時に発生し重畳
して出力する信号発生回路に関する。
し、特に２種類の異なる周波数信号を同時に発生し重畳
して出力する信号発生回路に関する。
従来、２種類の異なる周波数信号を同時に発生する回
路として、例えばDTMF（Dual Tone Multi Frequency）
信号発生回路があり、第３図のブロック図に示すよう
に、２系統の信号を加算して出力する回路となってい
る。このDTMF信号とは、第１表に示すようにロウ側及び
カラム側の異なる２種類の周波数を同時に回線に出力す
ることで、この２種類の周波数の組合せにより、電話機
のダイヤル信号を指定する信号の事であり、通常は、第
２表のようにD0〜D3のデータで指定される２つの周波数
を同時に出力している。
路として、例えばDTMF（Dual Tone Multi Frequency）
信号発生回路があり、第３図のブロック図に示すよう
に、２系統の信号を加算して出力する回路となってい
る。このDTMF信号とは、第１表に示すようにロウ側及び
カラム側の異なる２種類の周波数を同時に回線に出力す
ることで、この２種類の周波数の組合せにより、電話機
のダイヤル信号を指定する信号の事であり、通常は、第
２表のようにD0〜D3のデータで指定される２つの周波数
を同時に出力している。
以下、第３図の信号発生回路について説明する。
第３図は、デーブル変換方式によりDTMF信号を発生さ
せる信号発生回路を示している。このテーブル変換方式
とは、１サンプリング周期の間に増加する位相成分に相
当するパラメータ（２π×〔発生周波数〕／〔サンプリ
ング周波数〕で表され、実際にはサイン波形変換用ROM
のアドレスに相当し、以下、周波数パラメータという）
をレジスタで１クロック（サンプリング周波数）ずつ遅
延しながら加算し、その結果をテーブル変換によって振
幅に相当するサイン波形データに変換して、その後ディ
ジタル／アナログ変換することで周波数信号を発生させ
ている。
せる信号発生回路を示している。このテーブル変換方式
とは、１サンプリング周期の間に増加する位相成分に相
当するパラメータ（２π×〔発生周波数〕／〔サンプリ
ング周波数〕で表され、実際にはサイン波形変換用ROM
のアドレスに相当し、以下、周波数パラメータという）
をレジスタで１クロック（サンプリング周波数）ずつ遅
延しながら加算し、その結果をテーブル変換によって振
幅に相当するサイン波形データに変換して、その後ディ
ジタル／アナログ変換することで周波数信号を発生させ
ている。
この信号発生回路は、データD0〜D3を入力とし、ロウ
側変調用ROM23のアドレスを指定するロウ側デコード回
路21、及びカラム側変調用ROM24のアドレスを指定する
カラム側デコード回路22、そしてロウ側の発生周波数毎
に周波数パラメータを記憶しているロウ側変調用ROM2
3、同じくカラム側の周波数パラメータを記憶している
カラム側変調用ROM24、ディジタル加算器25,26、これら
ディジタル加算器25,26の加算結果を格納するレジスタ2
7,28、周波数パラメータの加算結果をアドレス入力と
し、サイン波形１波形分の振幅に相当する波形テーブル
を記憶しているサイン波形変換ROM29,30、サイン波形変
換用ROM29,30のディジタル出力をアナログ出力波形に変
換するディジタル／アナログ変換回路31,32およびロウ
側アナログ出力波形とカラム側アナログ出力波形をアナ
ログ的に加算し、最終的なDTMF信号を発生させるアナロ
グ加算器33により構成される。
側変調用ROM23のアドレスを指定するロウ側デコード回
路21、及びカラム側変調用ROM24のアドレスを指定する
カラム側デコード回路22、そしてロウ側の発生周波数毎
に周波数パラメータを記憶しているロウ側変調用ROM2
3、同じくカラム側の周波数パラメータを記憶している
カラム側変調用ROM24、ディジタル加算器25,26、これら
ディジタル加算器25,26の加算結果を格納するレジスタ2
7,28、周波数パラメータの加算結果をアドレス入力と
し、サイン波形１波形分の振幅に相当する波形テーブル
を記憶しているサイン波形変換ROM29,30、サイン波形変
換用ROM29,30のディジタル出力をアナログ出力波形に変
換するディジタル／アナログ変換回路31,32およびロウ
側アナログ出力波形とカラム側アナログ出力波形をアナ
ログ的に加算し、最終的なDTMF信号を発生させるアナロ
グ加算器33により構成される。
この信号発生回路は、サンプリング周波数（通常は送
信最高周波数の数倍程度）をクロック信号CLKとして使
用し、以下のように動作する。
信最高周波数の数倍程度）をクロック信号CLKとして使
用し、以下のように動作する。
まず、ロウ側の周波数については、データD0〜D3の指
定により、ロウ側デーコード回路21からロウ側変調用RO
M23のアドレスを指定し、このROM23に記憶されている周
波数パラメータがディジタル加算器25に入力される。
定により、ロウ側デーコード回路21からロウ側変調用RO
M23のアドレスを指定し、このROM23に記憶されている周
波数パラメータがディジタル加算器25に入力される。
例えば、第４図に示すように発生周波数がXHz及びYHz
の場合を考える（Ｘ＞Ｙ）。周波数パラメータとは１サ
ンプリング周期間に増加する位相成分であるので、第４
図のようにサンプリング周期をとると、この周波数パラ
メータは、XHzの場合にはπ/2、YHzの場合にはπ/6とな
り、ロウ側、カラム側変調用ROMにはそれぞれの発生周
波数毎に、前記の例えばπ/2、π/6に相当するようなデ
ータが格納されている。
の場合を考える（Ｘ＞Ｙ）。周波数パラメータとは１サ
ンプリング周期間に増加する位相成分であるので、第４
図のようにサンプリング周期をとると、この周波数パラ
メータは、XHzの場合にはπ/2、YHzの場合にはπ/6とな
り、ロウ側、カラム側変調用ROMにはそれぞれの発生周
波数毎に、前記の例えばπ/2、π/6に相当するようなデ
ータが格納されている。
例えば、D0〜D3が「0011」の場合、ロウ側の出力周波
数は、第２表より697Hzとなるので、ロウ側変調用ROM23
に記憶されている697Hzに相当する周波数パラメータ、
即ち697Hzに対して１サンプリング周期の間に増加する
位相成分が、ディジタル加算器25に入力される。
数は、第２表より697Hzとなるので、ロウ側変調用ROM23
に記憶されている697Hzに相当する周波数パラメータ、
即ち697Hzに対して１サンプリング周期の間に増加する
位相成分が、ディジタル加算器25に入力される。
次に、ディジタル加算器25及びレジスタ27ではロウ側
変調ROM23から入力される周波数パラメータと、レジス
タ27に格納されている、直前のサンプリング周期での周
波数パラメータの加算結果が、１クロック毎に加算され
ていくことで、発生周波数（ここでは例えば697Hz）の
位相が加算される。
変調ROM23から入力される周波数パラメータと、レジス
タ27に格納されている、直前のサンプリング周期での周
波数パラメータの加算結果が、１クロック毎に加算され
ていくことで、発生周波数（ここでは例えば697Hz）の
位相が加算される。
その加算結果、即ちその時点での位相の値によりサイ
ン波形変換用ROM29のアドレスが指定される。このサイ
ン波形変換用ROM29には、第５図に示すように、ある位
相入力に対するサイン波形の振幅値に相当するデータが
格納されているので、ディジタル加算器28で周波数パラ
メータがサンプリング周期毎に加算され、その加算値、
即ち位相が入力される毎に、サイン波形の振幅に相当す
るデータ、第５図の例では４ビットデータ「0000」〜
「1111」がサイン波形変換用ROM29から出力され、その
波形データをディジタル／アナログ変換回路31でアナロ
グ波形に変換することでロウ側のアナログ出力波形を得
る。
ン波形変換用ROM29のアドレスが指定される。このサイ
ン波形変換用ROM29には、第５図に示すように、ある位
相入力に対するサイン波形の振幅値に相当するデータが
格納されているので、ディジタル加算器28で周波数パラ
メータがサンプリング周期毎に加算され、その加算値、
即ち位相が入力される毎に、サイン波形の振幅に相当す
るデータ、第５図の例では４ビットデータ「0000」〜
「1111」がサイン波形変換用ROM29から出力され、その
波形データをディジタル／アナログ変換回路31でアナロ
グ波形に変換することでロウ側のアナログ出力波形を得
る。
一方、カラム側の周波数についても上記のロウ側の周
波数と同様にして、ロウ側と同時に、ここでは1477Hzの
出力波形が発生される。そして最後にロウ側アナログ出
力波形及びカラム側アナログ出力波形をアナログ加算器
33にて加算することで最終的なDTMF出力信号を得るよう
になっていた。
波数と同様にして、ロウ側と同時に、ここでは1477Hzの
出力波形が発生される。そして最後にロウ側アナログ出
力波形及びカラム側アナログ出力波形をアナログ加算器
33にて加算することで最終的なDTMF出力信号を得るよう
になっていた。
上述した従来の信号発生回路は、２種類の周波数信号
を同時に発生させるために、２つの発生周波数毎に全く
別個の回路が必要となるために、回路規模が大きくな
り、LSI化した場合に非常に大きなレイアウト面積を必
要とする欠点がある。特に、サイン波形変換用ROMやデ
ィジタル／アナログ変換回路などの大きなレイアウト面
積を必要とする回路を、例えばDTMF信号の場合、ロウ側
とカラム側にそれぞれ設けなければならず、その結果LS
I全体のレイアウト面積が大きくなり、チップコストが
高くなってしまうという欠点がある。
を同時に発生させるために、２つの発生周波数毎に全く
別個の回路が必要となるために、回路規模が大きくな
り、LSI化した場合に非常に大きなレイアウト面積を必
要とする欠点がある。特に、サイン波形変換用ROMやデ
ィジタル／アナログ変換回路などの大きなレイアウト面
積を必要とする回路を、例えばDTMF信号の場合、ロウ側
とカラム側にそれぞれ設けなければならず、その結果LS
I全体のレイアウト面積が大きくなり、チップコストが
高くなってしまうという欠点がある。
本発明の目的は、このような欠点を除き、２つの異な
る周波数を発生する場合に、信号発生回路そのものは２
つの周波数に対して共通化しておいて、クロック周波数
をサンプリング周波数の２倍とすることで、１サンプリ
ング周期中に２クロック期間を設け、各クロック期間毎
に別々の周波数を発生し、最後にそれぞれの発生周波数
を加算し出力することにより、２つの異なる周波数を１
つの信号発生回路で同時に出力することが出来、回路規
模が小さくなり、LSIのレイアウト面積も少なくて済む
ようにした信号発生回路を提供することにある。
る周波数を発生する場合に、信号発生回路そのものは２
つの周波数に対して共通化しておいて、クロック周波数
をサンプリング周波数の２倍とすることで、１サンプリ
ング周期中に２クロック期間を設け、各クロック期間毎
に別々の周波数を発生し、最後にそれぞれの発生周波数
を加算し出力することにより、２つの異なる周波数を１
つの信号発生回路で同時に出力することが出来、回路規
模が小さくなり、LSIのレイアウト面積も少なくて済む
ようにした信号発生回路を提供することにある。
本発明の信号発生回路の構成は、一定周期で入力され
る制御信号が一方の論理レベルの時には、第１の周波数
信号を生成し、前記制御信号がもう一方の論理レベルの
時には、第２の周波数信号を生成する信号生成手段と、
前記生成された第１と第２の周波数信号を重畳して出力
する信号重畳手段とを備え、前記信号生成手段が、サン
プリング周波数で抽出した出力周波数の位相成分のパラ
メータである周波数パラメータを記憶している変調用RO
Mと、この変調用ROMのアドレスをアドレスデータおよび
タイミング制御信号により指定する制御回路とを有する
ことを特徴とする。
る制御信号が一方の論理レベルの時には、第１の周波数
信号を生成し、前記制御信号がもう一方の論理レベルの
時には、第２の周波数信号を生成する信号生成手段と、
前記生成された第１と第２の周波数信号を重畳して出力
する信号重畳手段とを備え、前記信号生成手段が、サン
プリング周波数で抽出した出力周波数の位相成分のパラ
メータである周波数パラメータを記憶している変調用RO
Mと、この変調用ROMのアドレスをアドレスデータおよび
タイミング制御信号により指定する制御回路とを有する
ことを特徴とする。
本発明において、信号生成手段が、前記制御回路によ
り指定された周波数パラメータをサンプリング周期毎に
加算するディジタル加算器と、この加算器のロウ側周波
数パラメータおよびカラム側周波数パラメータの各加算
結果を格納するロウ側レジスタおよびカラム側レジスタ
と、これらロウ側およびカラム側レジスタの各出力を選
択し前記ディジタル加算器へ入力させる選択回路と、前
記ディジタル加算器の出力をアドレス入力とし正弦波波
形デーブルを記憶しているサイン波形変換用ROMと、こ
のサイン波形変換用ROMの出力を格納するロウ側レジス
タおよびカラム側レジスタとを含み、信号重畳手段が、
これらロウ側およびカラム側レジスタの出力波形データ
を加算する第２のディジタル加算器からなることもでき
る。
り指定された周波数パラメータをサンプリング周期毎に
加算するディジタル加算器と、この加算器のロウ側周波
数パラメータおよびカラム側周波数パラメータの各加算
結果を格納するロウ側レジスタおよびカラム側レジスタ
と、これらロウ側およびカラム側レジスタの各出力を選
択し前記ディジタル加算器へ入力させる選択回路と、前
記ディジタル加算器の出力をアドレス入力とし正弦波波
形デーブルを記憶しているサイン波形変換用ROMと、こ
のサイン波形変換用ROMの出力を格納するロウ側レジス
タおよびカラム側レジスタとを含み、信号重畳手段が、
これらロウ側およびカラム側レジスタの出力波形データ
を加算する第２のディジタル加算器からなることもでき
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、テーブル
変換方式によるDTMF信号発生回路を示す。
変換方式によるDTMF信号発生回路を示す。
このDTMF信号発生回路は、データD0〜D3及びタイミン
グ制御用のST信号により、周波数パラメータを記憶して
いる変調用ROM2のアドレスを指定する制御回路１、及び
周波数パラメータをサンプリング周期毎に加算するディ
ジタル加算器３、及びロウ側周波数パラメータの加算結
果を格納するロウ側レジスタ４、同じくカラム側レジス
タ５、及びロウ側レジスタ４の出力あるいはカラム側レ
ジスタ５の出力を選択しディジタル加算器３へ入力させ
る選択回路６、そしてディジタル加算器３の出力をアド
レス入力とし、サイン波形の波形テーブルを記憶してい
るサイン波形変換用ROM7、サイン波形変換用ROM7の出力
を格納するためのロウ側レスジタ８、同じくカラム側レ
ジスタ９、そしてロウ側ディジタル出力波形データとカ
ラム側ディジタル出力波形データを加算するためのディ
ジタル加算器10、およびDTMF信号の波形データをアナロ
グに変換して、最終的なDTMFアナログ出力信号を発生さ
せるディジタル／アナログ変換回路11により構成され
る。
グ制御用のST信号により、周波数パラメータを記憶して
いる変調用ROM2のアドレスを指定する制御回路１、及び
周波数パラメータをサンプリング周期毎に加算するディ
ジタル加算器３、及びロウ側周波数パラメータの加算結
果を格納するロウ側レジスタ４、同じくカラム側レジス
タ５、及びロウ側レジスタ４の出力あるいはカラム側レ
ジスタ５の出力を選択しディジタル加算器３へ入力させ
る選択回路６、そしてディジタル加算器３の出力をアド
レス入力とし、サイン波形の波形テーブルを記憶してい
るサイン波形変換用ROM7、サイン波形変換用ROM7の出力
を格納するためのロウ側レスジタ８、同じくカラム側レ
ジスタ９、そしてロウ側ディジタル出力波形データとカ
ラム側ディジタル出力波形データを加算するためのディ
ジタル加算器10、およびDTMF信号の波形データをアナロ
グに変換して、最終的なDTMFアナログ出力信号を発生さ
せるディジタル／アナログ変換回路11により構成され
る。
次に第１図の動作を示す第２図のタイミングチャート
図を用いて動作を説明する。
図を用いて動作を説明する。
図において、クロック信号CLKは、サンプリング周波
数の２倍の周波数をとるものとし、タイミング制御信号
STはクロック信号CLKの1/2の周波数（即ち、サンプリン
グ周波数）でハイレベルとロウレベルを繰り返している
ものとする。そして今第２図に示づように、ST信号がハ
イレベルの期間を順にタイミングt1,t11,t12−−−と
し、ST信号がロウレベルの期間を順にタイミングt2,t2
1,t22−−−とする。
数の２倍の周波数をとるものとし、タイミング制御信号
STはクロック信号CLKの1/2の周波数（即ち、サンプリン
グ周波数）でハイレベルとロウレベルを繰り返している
ものとする。そして今第２図に示づように、ST信号がハ
イレベルの期間を順にタイミングt1,t11,t12−−−と
し、ST信号がロウレベルの期間を順にタイミングt2,t2
1,t22−−−とする。
まず最初、制御回路１はデータD0〜D3とタイミング制
御信号STの指定に従って、変調用ROM2のアドレスを指定
する。例として、D0〜D3が「0010」の場合、第２表によ
ればロウ側は697Hzそしてカラム側は1336Hzが出力され
るので、ST信号がハイレベルの時は、変調用ROM2に記憶
されている697Hzに相当する周波数パラメータが記憶さ
れているアドレス、ここでは例えばアドレス「0H」を指
定し、またST信号がロウレベルの時には1336Hzに相当す
る周波数パラメータが記憶されているアドレス、例えば
「5H」を指定する。
御信号STの指定に従って、変調用ROM2のアドレスを指定
する。例として、D0〜D3が「0010」の場合、第２表によ
ればロウ側は697Hzそしてカラム側は1336Hzが出力され
るので、ST信号がハイレベルの時は、変調用ROM2に記憶
されている697Hzに相当する周波数パラメータが記憶さ
れているアドレス、ここでは例えばアドレス「0H」を指
定し、またST信号がロウレベルの時には1336Hzに相当す
る周波数パラメータが記憶されているアドレス、例えば
「5H」を指定する。
その結果、ST信号がハイレベルの時には、変調用ROM2
からは697HZに相当する周波数パラメータが出力されデ
ィジタル加算器３に入力される。また同時に選択回路６
はST信号がハイレベルであることから、ロウ側レジスタ
４を選択することでロウ側レジスタ４に格納されている
１サンプリング周期分だけ以前の周波数パラメータの加
算結果が、ディジタル加算器３に入力され、変調用ROM2
の出力と加算されていく。そしてディジタル加算器３の
加算結果により指定されたサイン波形変換用ROM7内に記
憶された波形データがロウ側レジスタ８に出力され、第
２図に示すようにタイミングt1の期間内にロウ側レジス
タの記憶データが書き換えられる。
からは697HZに相当する周波数パラメータが出力されデ
ィジタル加算器３に入力される。また同時に選択回路６
はST信号がハイレベルであることから、ロウ側レジスタ
４を選択することでロウ側レジスタ４に格納されている
１サンプリング周期分だけ以前の周波数パラメータの加
算結果が、ディジタル加算器３に入力され、変調用ROM2
の出力と加算されていく。そしてディジタル加算器３の
加算結果により指定されたサイン波形変換用ROM7内に記
憶された波形データがロウ側レジスタ８に出力され、第
２図に示すようにタイミングt1の期間内にロウ側レジス
タの記憶データが書き換えられる。
次に、ST信号がロウレベルの期間には、変調用ROM2か
らは、例えばデータD0〜D3が「0010」の場合、1336Hzに
相当する周波数パラメータが出力され、また選択回路６
はカラム側レジスタ５の出力データを選択することでデ
ィジタル加算器３ではカラム側周波数、例えば1336Hzに
相当する周波数パラメータが加算されていく。そしてデ
ィジタル加算器３の加算結果により指定され、サイン波
形変換用ROM7のアドレスに記憶された波形データが、第
２図に示すようにタイミングt2の期間内に、カラム側レ
ジスタ９の記憶データが書き換えられる。そして次のST
信号がハイレベルの時、即ちタイミングt11となった時
点で、ロウ側レジスタ８とカラム側レジスタから同時に
波形データを出力させ、ディジタル加算器10で加算し、
第２図に示すようにディジタル／アナログ変換回路11へ
出力する。ディジタル／アナログ変換回路11では、ディ
ジタル的に加算されたロウ側波形データとカラム側波形
データをアナログ変換することで、DTMFの最終アナログ
出力波形を得ることが出来る。
らは、例えばデータD0〜D3が「0010」の場合、1336Hzに
相当する周波数パラメータが出力され、また選択回路６
はカラム側レジスタ５の出力データを選択することでデ
ィジタル加算器３ではカラム側周波数、例えば1336Hzに
相当する周波数パラメータが加算されていく。そしてデ
ィジタル加算器３の加算結果により指定され、サイン波
形変換用ROM7のアドレスに記憶された波形データが、第
２図に示すようにタイミングt2の期間内に、カラム側レ
ジスタ９の記憶データが書き換えられる。そして次のST
信号がハイレベルの時、即ちタイミングt11となった時
点で、ロウ側レジスタ８とカラム側レジスタから同時に
波形データを出力させ、ディジタル加算器10で加算し、
第２図に示すようにディジタル／アナログ変換回路11へ
出力する。ディジタル／アナログ変換回路11では、ディ
ジタル的に加算されたロウ側波形データとカラム側波形
データをアナログ変換することで、DTMFの最終アナログ
出力波形を得ることが出来る。
以上説明したように本発明は、DTMF信号などのよう
に、２種類の異なる周波数を発生する場合に、送信する
２つの周波数に対してサンプリング周波数の２倍のクロ
ックを用いて、１サンプリング周期の間に、２種類の周
波数を同時に発生させることで、信号発生回路そのもの
は１周波数分しか必要ないため、この信号発生回路をLS
I化した場合にレイアウト面積を大きくとる必要がな
く、チップコストも低く抑えることが出来るという効果
がある。
に、２種類の異なる周波数を発生する場合に、送信する
２つの周波数に対してサンプリング周波数の２倍のクロ
ックを用いて、１サンプリング周期の間に、２種類の周
波数を同時に発生させることで、信号発生回路そのもの
は１周波数分しか必要ないため、この信号発生回路をLS
I化した場合にレイアウト面積を大きくとる必要がな
く、チップコストも低く抑えることが出来るという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミング図、第３図は従来例の信
号発生回路のブロック図、第４図は周波数パラメータの
説明図、第５図はサイン変換の説明図である。 １……制御回路、２……変調用ROM、3,10,25,26……デ
ィジタル加算器、4,8……ロウ側レジスタ、5,9……カラ
ム側レジスタ、６……選択回路、7,29,30……サイン波
形変換用ROM、11,31,32……ディジタル／アナログ変換
回路、21……ロウ側デコード回路、22……カラム側デコ
ード回路、23……ロウ側変調用ROM、24……カラム側変
調用ROM、27,28……レジスタ、33……アナログ加算器。
第１図の動作を示すタイミング図、第３図は従来例の信
号発生回路のブロック図、第４図は周波数パラメータの
説明図、第５図はサイン変換の説明図である。 １……制御回路、２……変調用ROM、3,10,25,26……デ
ィジタル加算器、4,8……ロウ側レジスタ、5,9……カラ
ム側レジスタ、６……選択回路、7,29,30……サイン波
形変換用ROM、11,31,32……ディジタル／アナログ変換
回路、21……ロウ側デコード回路、22……カラム側デコ
ード回路、23……ロウ側変調用ROM、24……カラム側変
調用ROM、27,28……レジスタ、33……アナログ加算器。
Claims (2)
- 【請求項１】一定周期で入力される制御信号が一方の論
理レベルの時には、第１の周波数信号を生成し、前記制
御信号がもう一方の論理レベルの時には、第２の周波数
信号を生成する信号生成手段と、前記生成された第１と
第２の周波数信号を重畳して出力する信号重畳手段とを
備え、前記信号生成手段が、サンプリング周波数で抽出
した出力周波数の位相成分のパラメータである周波数パ
ラメータを記憶している変調用ROMと、この変調用ROMの
アドレスをアドレスデータおよびタイミング制御信号に
より指定する制御回路とを有することを特徴とする信号
発生回路。 - 【請求項２】信号生成手段が、前記制御回路により指定
された周波数パラメータをサンプリング周期毎に加算す
るディジタル加算器と、この加算器のロウ側周波数パラ
メータおよびカラム側周波数パラメータの各加算結果を
格納するロウ側レジスタおよびカラム側レジスタと、こ
れらロウ側およびカラム側レジスタの各出力を選択し前
記ディジタル加算器へ入力させる選択回路と、前記ディ
ジタル加算器の出力をアドレス入力とし正弦波波形の波
形テーブルを記憶しているサイン波形変換用ROMと、こ
のサイン波形変換用ROMの出力を格納するロウ側レジス
タおよびカラム側レジスタとを含み、信号重畳手段が、
ロウ側レジスタおよびカラム側レジスタの各出力波形デ
ータを加算する第２のディジタル加算器からなる請求項
（１）記載の信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019690A JP2949764B2 (ja) | 1990-03-19 | 1990-03-19 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP7019690A JP2949764B2 (ja) | 1990-03-19 | 1990-03-19 | 信号発生回路 |
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| Publication Number | Publication Date |
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| JPH03270305A JPH03270305A (ja) | 1991-12-02 |
| JP2949764B2 true JP2949764B2 (ja) | 1999-09-20 |
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ID=13424523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7019690A Expired - Fee Related JP2949764B2 (ja) | 1990-03-19 | 1990-03-19 | 信号発生回路 |
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-
1990
- 1990-03-19 JP JP7019690A patent/JP2949764B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03270305A (ja) | 1991-12-02 |
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