JPH10198560A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 構成の複雑化やコストアップを極力抑制しつ
つ、複数のマイクロプログラムが共通に使用するデータ
を格納し、その格納したデータを各マイクロプログラム
が容易に使用できるようにした信号処理装置を提供す
る。 【解決手段】 遅延メモリ１４には、マイクロプログラ
ムＲＡＭ７３に格納された各マイクロプログラムＭＰ１
〜ＭＰ６に対応して設けられ、対応するマイクロプログ
ラムのみがアクセス可能なバンク１から６と、すべての
マイクロプログラムがアクセス可能な共通領域であるバ
ンク０とが確保されている。各マイクロプログラムは、
制御信号ＣＯＦＦを出力する命令により、バンク０にア
クセスすることができる。バンク０には、二以上のマイ
クロプログラムで共通に使用されるテーブルや波形デー
タが格納されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のマイクロプ
ログラムを時分割で実行し、ディジタル信号に種々の演
算処理を施す信号処理装置に関する。

【０００２】

【従来の技術】例えば電子楽器において楽音にディスト
ーションやリバーブといった音響効果を付与する場合
に、ＤＳＰ（ディジタルシグナルプロセッサ）を用いる
ものが知られている（例えば特開平６−２５９２４９号
公報）。このような電子楽器では、複数の音響効果のそ
れぞれに対応したマイクロプログラムを時分割で（同時
に）実行することにより、楽音に複数（例えば５個）の
音響効果が付与される。その場合、各音響効果に対応し
たマイクロプログラムは、遅延用メモリを用いて楽音信
号を遅延させ、遅延させた信号を適宜使用して所望の音
響効果を付加する処理を行う。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
の装置では、遅延用メモリは、複数のマイクロプログラ
ムに対応して複数の領域に分割され、分割された各領域
は、対応するマイクロプログラムのみがアクセスできる
ように構成されているため、各マイクロプログラムが共
通に使用するテーブルや波形データがある場合には、以
下のような問題があった。

【０００４】すなわち、遅延用メモリに上記共通に使用
するテーブル等を格納する場合には、分割された各領域
に同じデータを格納することになり、メモリの容量が無
駄になるという問題がある。

【０００５】本発明は上述した点に鑑みなされたもので
あり、構成の複雑化やコストアップを極力抑制しつつ、
複数のマイクロプログラムが共通に使用するデータを格
納し、その格納したデータを各マイクロプログラムが容
易に使用できるようにした信号処理装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、複数のマイクロプログラムを
時分割で実行することにより、入力されたディジタル信
号に種々の演算処理を施す信号処理装置において、前記
ディジタル信号を遅延させるための遅延用記憶手段を備
え、該遅延用記憶手段は、前記複数のマイクロプログラ
ムのうちの実行中のマイクロプログラムが前記ディジタ
ル信号を遅延させるために使用する前記複数のマイクロ
プログラムのそれぞれについて独立した複数の遅延領域
と、前記複数のマイクロプログラムのすべてがアクセス
可能な共通領域とを有することを特徴とする。

【０００７】請求項２に記載の発明は、請求項１に記載
の信号処理装置において、前記複数のマイクロプログラ
ムの一部の実行を、該一部のマイクロプログラム以外の
マイクロプログラムを実行しつつ停止する実行停止手段
を備え、前記実行が停止されたマイクロプログラムに割
り当てられた期間中は、外部の処理装置が前記共通領域
にアクセスできるように構成したことを特徴とする。

【０００８】請求項３に記載の発明は、複数のマイクロ
プログラムを時分割で実行することにより、入力された
ディジタル信号に種々の演算処理を施す信号処理装置に
おいて、複数のマイクロプログラムを記憶する第１記憶
手段と、時分割で前記複数のマイクロプログラムを順次
読み出す読出手段と、前記複数のマイクロプログラムの
うちの前記読出手段が読み出し中のマイクロプログラム
を判別する判別手段と、前記複数のマイクロプログラム
に対応した複数の遅延領域と、該遅延領域とは異なる共
通領域とを備える第２記憶手段と、読み出されたマイク
ロプログラムに基づいて前記種々の演算処理を実行する
演算手段であって、前記演算処理に含まれる遅延処理で
は、前記判別手段の判別に応じて実行中のマイクロプロ
グラムに対応した遅延領域をアクセスするとともに、前
記演算処理に含まれる定数アクセス処理では、前記判別
手段の判別に拘わらず前記共通領域をアクセスする演算
手段とを備えることを特徴とする。

【０００９】請求項４に記載の発明は、請求項３に記載
の信号処理装置において、前記定数アクセス処理は、前
記第２記憶手段に記憶された変換テーブル、波形テーブ
ル乃至定数テーブルをアクセスする処理であることを特
徴とする。

【００１０】請求項１に記載の発明によれば、遅延用記
憶手段に、複数のマイクロプログラムのうちの実行中の
マイクロプログラムがディジタル信号を遅延させるため
に使用する複数の遅延領域の他に、すべてのマイクロプ
ログラムがアクセス可能な共通領域が確保される。

【００１１】請求項２に記載の発明によれば、複数のマ
イクロプログラムの一部の実行が停止されたとき、外部
の処理装置が前記共通領域にアクセス可能となる。

【００１２】請求項３に記載の発明によれば、第２記憶
手段に、複数のマイクロプログラムに対応した複数の遅
延領域の他に、共通領域が確保され、入力されたディジ
タル信号の遅延処理を行うときは、実行中のマイクロプ
ログラムに対応した遅延領域がアクセスされ、定数アク
セス処理を行うときは、いずれのマイクロプログラムが
実行されていいるかに拘わらず共通領域がアクセスされ
る。

【００１３】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。

【００１４】図１は本発明の実施の一形態にかかる電子
楽器の構成を示すブロック図である。この電子楽器は、
選択した音響効果の名称など各種の情報を表示するため
の表示部１と、使用者が音色、音響効果の選択など各種
の設定を行うためのスイッチパネル２と、当該電子楽器
全体の制御を行うＣＰＵ３と、ＣＰＵ３で実行されるプ
ログラムやプログラムの実行に必要なテーブル等が記憶
されるＲＯＭ４と、ＣＰＵ５のワーキングエリアとして
使用され、演算途中のデータ等を記憶するＲＡＭ５と、
使用者が演奏操作を行う鍵盤６と、演奏データなどを記
憶する外部記憶装置７と、鍵盤６の押鍵操作に応じて楽
音信号を生成する音源８と、これらの各構成要素１から
８を相互に接続するシステムバス１１と、音源８から出
力されるディジタル信号をアナログ信号に変換するＤＡ
変換器９と、ＤＡ変換器９から出力される楽音信号を増
幅してスピーカから出力するサウンドシステム１０とを
主たる構成要素とする。音源８には、楽音信号生成のた
めの波形メモリ１２と、例えば外部エフェクタ等の外部
回路１３と、音響効果付与のために使用される遅延メモ
リ１４とが接続されている。

【００１５】ＣＰＵ３は、スイッチパネル２のスイッチ
の操作を検出し、それに応じて音色や音響効果の選択の
処理を行い、また、鍵盤６の鍵操作を検出し、それに応
じて音源８の制御を行う。例えば、鍵盤６でいずれかの
鍵の押鍵が検出された場合、ＣＰＵ３は、音源８の３２
の発音チャンネルのうちの１つをその発音に割り当て、
選択されている音色の該押鍵に対応した制御信号を生成
して、音源８の制御レジスタに割り当てた発音チャンネ
ルの制御信号として書き込み、該押鍵に対応する楽音の
生成を開始させる。音源８では、さらに、生成される楽
音にそのとき選択されている音響効果が付与され、効果
の付与されたディジタル信号がＤＡ変換器９でアナログ
信号に変換され、サウンドシステム１０に供給される。

【００１６】図２は、音源８の構成を詳細に示すブロッ
ク図である。音源８は、システムバス１１に接続され、
ＣＰＵ３からの制御信号が書き込まれる各種レジスタ等
を有する制御レジスタ２１と、制御レジスタ２１からの
制御信号に応じて波形メモリ１２から波形データを読み
出し、所望のピッチに変換するための補間処理などを行
う読み書き回路２２と、制御レジスタ２１からの制御信
号に応じて読み書き回路２２の出力信号にエンベロープ
を付加する音量変化制御回路２３と、入力信号のレベル
を調整してミキシングをを行うミキサ２４と、ミキサ２
４と外部回路１３の間に介装されたインターフェース回
路２５と、ＤＳＰで構成され、各種音響効果付与のため
の処理を行う信号処理回路２６と、遅延メモリ１４に書
き込み、また遅延メモリ１４から読み出すデータを切り
換えるためのセレクタ２７と、ＣＰＵ３が直接遅延メモ
リ１４にアクセスするときの読み書き制御を行う読み書
き回路２８とを備えている。

【００１７】制御レジスタ２１に記憶された各発音チャ
ンネルの制御信号に応じて、読み書き回路２２と音量変
化制御回路２３では、時分割で３２の発音チャンネル動
作を行い、３２個の楽音波形を生成する。読み書き回路
２３は、サンプリング周期（例えば１／４８ｋＨｚ）毎
に波形メモリ１２から時分割で３２チャンネル分の波形
データを読み出し、補間処理を行って各チャンネルで指
示された音高に応じた３２個の補間サンプルを時分割で
出力する。音量変化制御回路２３は、前記３２個の補間
サンプルに対し、制御レジスタ２１の制御信号に応じて
時分割で各発音チャンネル毎に独立の音量エンベロープ
を付与し、ミキサ２４に出力する。

【００１８】ミキサ２４では、制御レジスタ２１の制御
信号にしたがって、外部回路１３からインターフェース
回路２５を介して入力される８個の楽音波形と、音量変
化制御回路２３から出力される前記３２個の楽音波形
と、信号処理回路２６から出力される８個の楽音波形と
を１６個の出力別にミキシングし、得られた１６個の混
合波形のうちの８個をインターフェース回路２５を介し
て外部回路１３に出力するとともに、残りの８個の混合
波形を信号処理回路２６に出力する。

【００１９】外部回路１３は、例えば外部エフェクタで
あり、インターフェース回路２５から入力される１ない
し複数の楽音波形に対してエフェクトを付与して、エフ
ェクトの付与された１ないし複数の楽音波形をインター
フェース回路２５に出力する。

【００２０】信号処理回路２６は、ミキサ２４から入力
される８個の混合波形に対して信号処理を施して、８個
の楽音波形をミキサ２４に対して出力するとともに、４
個の楽音波形をＤＡ変換器９に出力する。信号処理回路
２６は、時分割で複数のマイクロプログラムに基づく信
号処理を実行可能であるが、ミキサ２４から入力される
混合波形の８チャンネル、ミキサ２４に対して楽音波形
を出力する８チャンネル、及びＤＡ変換器９に対して楽
音波形を出力する４チャンネルは、前記複数のマイクロ
プログラムのうちの何れが使用してもよく、どのマイク
ロプログラムがどのチャンネルを使用するかを任意に設
定できるように構成されている。

【００２１】セレクタ２７は、信号処理回路２６で実行
されるマイクロプログラムの一部の実行を停止したとき
は、ＣＰＵ３が読み書き回路２８を介して遅延メモリ１
４にアクセス可能とするために設けられており、特定の
マイクロプログラムの停止を示すＨＢ信号（各マイクロ
プログラムは、付加される音響効果に対応しているの
で、エフェクタブロックとも呼び、ＨＢ信号は停止する
エフェクタブロックを示すホールトブロック信号の意味
である）が入力されたとき、ＣＰＵ３のアクセスを可能
とする。

【００２２】以上のように音源８は、制御レジスタ２１
に書き込まれる制御信号に応じて、楽音信号を生成し、
音響効果を付加してＤＡ変換器９に出力する。

【００２３】図３は、ＤＳＰで構成される信号処理回路
２６及びその信号処理回路２６に制御信号を供給する制
御レジスタ２１の構成要素を示すブロック図である。

【００２４】この図の基づいて制御レジスタ２１及び信
号処理回路２６の構成を説明する前に、制御レジスタ２
１のマイクロプログラム（ＭＰ）制御部４２で実行され
るマイクロプログラムと、各マイクロプログラムに対応
して設定される遅延メモリ１４のバンクとの関係につい
て、図８を参照して説明する。図８は、時分割で実行さ
れる６個のマイクロプログラムがＭＰ制御部４２のマイ
クロプログラムＲＡＭ（以下「ＭＰＲＡＭ」という）７
３（図４参照）に格納され、それに対応して遅延メモリ
１４にバンク１からバンク６までの６個のバンク（メモ
リ領域）を設定した例を示している。本実施形態では、
ＭＰＲＡＭ７３は、ステップ０から３８３までの合計３
８４ステップのマイクロプログラムが格納可能であり、
図示例では３８４ステップが６個のマイクロプログラム
ＭＰ１〜ＭＰ６に割り当てられている。そして、各マイ
クロプログラムＭＰ１〜ＭＰ６は、それぞれ遅延メモリ
１４の対応するバンク１〜６を使用して信号の遅延処理
を行う。

【００２５】ＭＰＲＡＭ７３に記憶された全３８４ステ
ップのマイクロプログラムは、ＤＡ変換器９の１サンプ
リング周期（１／４８ｋＨｚ、以下「１ＤＡＣサイク
ル」という）の３８４倍のステップクロック（４８ｋＨ
ｚ×３８４＝１８．４３２ＭＨｚ、以下「Ｓクロック」
という）毎に１ステップずつ読み出され、信号処理回路
２６を制御する制御信号に変換される。つまり、本実施
形態では１ＤＡＣサイクルの間に全３８４ステップが１
回通り読み出される。上述した例では、この３８４ステ
ップの中にＭＰ１〜ＭＰ６の６個のマイクロプログラム
が入っており、したがって各ＤＡＣサイクルに６個のマ
イクロプログラムが時分割で実行される。

【００２６】本実施形態では、遅延メモリ１４は１６ビ
ット単位のデータを２５６Ｋ（２５６×１０００）個格
納する容量（約４Ｍビット）の容量を有している。また
遅延メモリ１４のバンク０は、各マイクロプログラムが
アクセス可能な領域であり、例えば共通に使用するテー
ブルデータなどが格納される。

【００２７】図３に戻り、制御レジスタ２１は、低周波
発振器４６に制御パラメータを供給するＬＦＯレジスタ
４１と、複数のマイクロプログラムを格納するマイクロ
プログラムＲＡＭを備え、各マイクロプログラムを時分
割で実行することにより、後述する乗算器、加算器、各
種レジスタ、セレクタなどに制御信号を供給するＭＰ制
御部４２と、乗算器に乗算データを供給する係数レジス
タ４３と、実行するマイクロプログラムの先頭ステップ
番号、各エフェクタブロックに対応する遅延メモリ１４
のバンクサイズ及び遅延メモリ１４の各バンクの先頭ア
ドレスを供給するブロックレジスタ４４と、遅延メモリ
用アドレス発生部６２にアドレスデータＡＤを供給する
アドレスレジスタ４５とを備えている。

【００２８】低周波発振器４６は、時分割１６チャンネ
ル動作を行い、１６個の異なる低周波波形（変調デー
タ）を発生する。ＬＦＯレジスタ４１には、変調データ
の周波数、振幅、波形形状等を制御する制御パラメータ
がそれぞれ１６個ずつ記憶され、生成する１６個の変調
データを独立に制御するように構成されている。係数レ
ジスタ４３は、マイクロプログラムの各ステップに対応
する３８４の記憶エリアを有しており、各ステップの信
号処理で乗算に使用する係数を記憶する。アドレスレジ
スタ４５は、マイクロプログラムの各ステップに対応す
る３８４の記憶エリアを有しており、各ステップの信号
処理で遅延用メモリ１４にアクセスする場合に使用する
アドレスデータＡＤを記憶する。

【００２９】信号処理回路２６は、ビブラートやトレモ
ロ等の効果を付加するために楽音データを変調する変調
データを発生する低周波発振器（ＬＦＯ）４６と、係数
レジスタ４３から供給されるデータの補間演算を行う補
間器５４と、レジスタ４７、４８、５５と、データバス
４９、５１、５９と、データを選択するための各種セレ
クタ５２、５３、５６と、乗算器５７と、加算器５８
と、遅延メモリ１４に書き込むデータの圧縮処理を行う
３２−１６変換器６１と、遅延メモリ１４から読み出す
データの伸張処理を行う１６−３２変換器６０と、遅延
メモリ１４の書き込みアドレス及び読み出しアドレスの
制御を行う遅延メモリ用アドレス発生部６２と、ＭＰ制
御部４２から出力される制御信号を乗算器５７、加算器
５８、各レジスタ、各セレクタ等に供給するためのプロ
グラムバス（図示省略）とを主たる構成要素とする。

【００３０】Ｉレジスタ４７は、ミキサ２４が出力した
８個の混合波形を記憶する入力領域と、ＬＦＯ４６が出
力した１６個の変調データを記憶するＬＦＯ領域と、遅
延メモリ１４から読み出されたデータ又はＤバス５９上
に出力された演算結果のデータを複数記憶する汎用領域
と、ミキサ２４に入力する８個の楽音波形を記憶する出
力領域と、ＤＡＣ出力部５０に供給する楽音波形を記憶
するＤＡＣ領域とを備えている。マイクロプログラムの
各ステップの命令では、Ｉレジスタ４７上の任意の領域
を指定して読み出し及び書き込みが可能である。複数の
マイクロプログラムを時分割で実行する場合、何れのマ
イクロプログラムでもＩレジスタ４７に記憶されている
８個の混合波形、１６個の変調データ及びその他データ
にアクセス可能である。

【００３１】時分割で実行される複数のマイクロプログ
ラムは、各マイクロプログラム毎に異なる処理アルゴリ
ズム（エフェクトアルゴリズム）を有しており、それぞ
れ異なる入力数及び出力数を備えている。各マイクロプ
ログラムの各入力は、それぞれ独立にミキシングした混
合波形を入力することが望ましい。本実施形態では、限
られた数、即ち８個の混合波形を各マイクロプログラム
に割り当てて使用する。例えば図１０（ｂ）は、同時に
実行される複数のマイクロプログラムのうち、１つ（Ｍ
Ｐ１）は２個の混合波形が入力とされ、他のもの（ＭＰ
２〜ＭＰ４）はそれぞれ１個の混合波形が入力とされる
ように設定された例を示している。混合波形を各マイク
ロプログラムに割り当てて入力するようにしており、固
定的に決められた混合波形を入力するのに比べて無駄が
少ない。

【００３２】複数のマイクロプログラムの入力数の和
が、算出される混合波形の数以下である限り、各マイク
ロプログラムの入力数を自由に変更することができる。
各マイクロプログラムが８個の混合波形のうちのどの混
合波形を入力として使用するかは、ＣＰＵ３が各マイク
ロプログラムの中に含まれているＩレジスタ４７のアク
セス命令を書き替えることにより制御する。

【００３３】なお、本実施形態では、Ｉレジスタ４７に
入力する混合波形の数は８であるが、この数はミキサ２
４の設計変更により増やしたり減らしたりしてもよい。

【００３４】また出力に関しても同様に８個の出力を各
マイクロプログラムに割り当て、各マイクロプログラム
は割り当てられたＩレジスタ４７の出力領域に対して処
理済みの楽音波形を書き込むように構成されている。

【００３５】ＤＡＣ領域には、制御信号に応じて、８個
の混合波形、各マイクロプログラムの出力又はその処理
途中の波形等のうちの任意の波形が選択的に書き込ま
れ、該書き込まれた波形は、マイクロプログラムの３８
４ステップが終了する毎（サンプリング周期毎）にＤＡ
Ｃ出力部５０に供給される。

【００３６】また、Ｔレジスタ４８は、Ｄバス５９上に
出力される加算器出力を一時的に保存するテンポラリレ
ジスタであり、複数のデータを保存する複数の記憶エリ
アを有している。Ｔレジスタ４８も、Ｉレジスタ４７の
場合と同様に、マイクロプログラムの各ステップの命令
により、Ｔレジスタ４８上の任意の記憶エリアを指定し
て読み出し及び書き込みが可能である。Ｔレジスタ４８
から読み出されたデータは、Ｔバス５１を介してセレク
タ５２及び５３に出力される。

【００３７】セレクタ５２は、制御信号に応じてＩバス
４９又はＴバス５１からのデータのいずれかを選択して
乗算器５７に入力する。セレクタ５３には、Ｄバス５９
からも直接データが入力され、セレクタ５３は、制御信
号に応じてＩバス４９、Ｔバス５１又はＤバス５９から
のデータのいずれかを選択して、加算器５８に入力す
る。セレクタ５３、加算器５８及びＤバス５９で構成さ
れるループにより、累算が行われる。

【００３８】Ｙレジスタ５５には、補間器５４の出力デ
ータ及びＤバス５９のデータが入力され、セレクタ５６
にデータが出力される。セレクタ５６は、制御信号に応
じて補間器５４の出力データ又はＹレジスタの出力デー
タのいずれかを選択し、乗算器５７に入力する。乗算器
５７は、制御信号に応じて入力データの乗算を行って演
算結果を加算器５８に入力し、加算器５８は、制御信号
に応じて入力データの加算を行って演算結果をＤバス５
９に出力する。Ｄバス５９は、３２−１６変換器６１及
び遅延メモリ用アドレス発生部６２にも接続されてお
り、加算器５８の出力が供給される。

【００３９】３２−１６変換器６１は、入力される３２
ビットの波形データを１６ビットデータに変換し、セレ
クタ２７（図２参照）を介して遅延メモリ１４のデータ
バスに出力する。一方１６−３２変換器６０は、遅延メ
モリ１４から読み出した１６ビットデータを３２ビット
の波形データに変換して、Ｉレジスタ４７に入力する。

【００４０】遅延メモリ用アドレス発生部６２には、Ｄ
バス５９を介してアドレスデータを変調する変調データ
が入力されるとともに、ブロックレジスタ４４から各バ
ンクのサイズＢＳ及び各バンクの先頭アドレスＴＡＤが
入力され、アドレスレジスタ４５からアドレスデータＡ
Ｄが入力される。アドレス発生部６２は、入力データに
基づいて修正アドレスデータＭＡＤを演算し、セレクタ
２７を介して遅延メモリ１４のアドレスバスに出力す
る。

【００４１】以上のように構成される信号処理回路の動
作を説明する。各レジスタ、セレクタ等には、ＭＰ制御
部４２で実行されているマイクロプログラムに応じた制
御信号が供給され、例えばＩレジスタ４７のデータとＹ
レジスタ５５のデータの乗算を行い、さらにＴレジスタ
４８のデータと加算してＤバス５９に出力するといった
演算が実行される。また、Ｉレジスタ４７のデータをそ
のままＩバス４９、セレクタ５３、加算器５８、Ｄバス
５９を介して３２−１６変換器６１に供給し、遅延メモ
リ１４に格納するといった処理も行われる。その場合に
は、加算器５８には、演算を行わずに単にデータを通過
させるような制御信号が供給される。したがって、図３
の構成により、データの遅延処理を含めた、種々の積和
演算処理、累算処理等を行うことができ、楽音信号に種
々の音響効果を付加して出力することができる。

【００４２】例えば一定時間遅延させたデータと遅延さ
せないデータとを適当なレベル比で加算することによ
り、リバーブの効果を付加することができる。また、遅
延メモリ１４にデータを書き込むとともに、格納されて
いるデータを異なる位相（例えば０度、１２０度、２４
０度の三相）で読み出し、読み出したデータを加算して
出力することにより、コーラスの効果を付加することが
できる。

【００４３】図４は、ＭＰ制御部４２の構成を示すブロ
ック図であり、ＭＰ制御部４２は、前述したＭＰＲＡＭ
７３と、ＭＰＲＡＭ７３へのマイクロプログラムの書き
込みを制御する書込回路７１と、各サンプリング周期毎
に、０から３８３まで順次カウントし、そのカウント値
ＳＣをステップ番号として出力するステップカウンタ７
２と、エフェクタブロック（マイクロプログラム）の番
号であるブロック番号ＢＮを発生するブロック番号（Ｂ
Ｎ）発生器７４とを備えている。ＢＮ発生器７４には、
ブロックレジスタ４４が接続されており、ブロックレジ
スタ４４は、図７に示すように、各エフェクタブロック
に対応したマイクロプログラムの先頭ステップ番号ＳＳ
を格納したＳＳレジスタと、遅延メモリの各バンクの先
頭アドレスＴＡＤを格納したＴＡＤレジスタと、各バン
クのサイズＢＳを格納するＢＳレジスタとを有する。図
７に示す例は、図８の例に対応しており、ＳＳレジスタ
には、先頭ステップ番号ＳＳ２からＳＳ６までと、
「０」が格納され、ＴＡＤレジスタには、先頭アドレス
ＴＡＤ１〜ＴＡＤ６が格納され、ＢＳレジスタには、バ
ンクサイズＢＳ１〜ＢＳ６が格納されている。ここで、
ＳＳレジスタに格納される「０」は、マイクロプログラ
ムＭＰ６が最後のマイクロプログラムであり、その後は
ないことを示している。別の例として例えば、５個のマ
イクロプログラムをＭＰＲＡＭ７３に記憶した場合に
は、ＳＳレジスタにＳＳ２からＳＳ５までと「０」とが
格納される。全３８４ステップを有効に使用するため、
ＭＰ１の先頭ステップ番号は「０」に固定されている。
すなわち、ＳＳ１は常に「０」であるため、ＳＳレジス
タに格納されていない。

【００４４】ＭＰＲＡＭ７３は、図８に示すように、本
実施形態では合計３８４ステップのマイクロプログラム
を格納する容量を有する読み書き可能なメモリで構成さ
れる。ＭＰＲＡＭ７３が記憶するマイクロプログラム
は、ステップカウンタ７２から入力されるステップ番号
ＳＣによって、各サンプリング周期の間にステップ０か
らステップ３８３まで１ステップずつ順次読み出され、
読み出された各ステップの命令に対応した制御信号を信
号処理回路２６の各部に出力する。

【００４５】図８の例で例えば、スイッチパネル２から
入力されるエフェクトの切換指示に応じて、動作中のマ
イクロプログラムＭＰ１，ＭＰ３〜ＭＰ６を止めずに、
マイクロプログラムＭＰ２のみを他のマイクロプログラ
ムに変更することが可能である。その場合の内部動作に
ついて詳細に説明する。

【００４６】ＣＰＵ３は、前記エフェクトの切換指示に
応じて以下の処理を実行し、音源８の制御レジスタ２１
を介して上記変更の制御を行う。先ず、ミキサ２４を制
御してマイクロプログラムＭＰ２の出力する楽音波形の
入力レベル及び出力レベルをフェードアウトさせる。そ
の後、ＣＰＵ３は、マイクロプログラムＭＰ２の実行の
停止を指示する。制御レジスタ２１は、該停止の指示に
応じて各サンプリング周期内のマイクロプログラムＭＰ
２の実行期間（後述するブロック番号ＢＮ＝２の期間）
において、先述した停止ブロック信号（ＨＢ信号）を発
生する。一般的に、停止を指示されたマイクロプログラ
ムに対応したブロック番号ＢＮがＭＰ制御部４２から出
力されている期間中、制御レジスタ２１からＨＢ信号が
出力される。同様に、複数のマイクロプログラムの停止
が指示された場合には、対応する複数のブロック番号Ｂ
Ｎの発生期間中、ＨＢ信号が出力される。

【００４７】各サンプリング周期の中でＨＢ信号が出力
されている間は、読み書き回路２８からの制御信号に応
じてセレクタ２７が制御され、ＣＰＵ３は該読み書き回
路２８を介して遅延メモリ１４の読み書きを行うことが
できる。あるいは、同期間において制御レジスタ２１か
らクリア信号ＣＬＲを供給することにより、後述するア
ドレス発生部６２を使用して、遅延メモリ１４の停止し
たマイクロプログラムＭＰ２に対応するバンク２の初期
クリアを行うことができる。一方ＭＰ制御部４２では、
ＨＢ信号の発生期間中、ステップカウンタ７２によるＭ
ＰＲＡＭ７３の読み出し動作が停止され、代わりに書込
回路７１を通じてＣＰＵ３からＭＰＲＡＭ７３へのマイ
クロプログラムの書き込みが可能となっている。

【００４８】上記ＨＢ信号発生期間を使用して、ＣＰＵ
３は、ＲＯＭ４に記憶されている複数のマイクロプログ
ラムのうちスイッチパネル２の操作に応じて新たに選択
されたマイクロプログラムを読み出し、ＭＰＲＡＭ７３
のＭＰ２記憶領域に書き込むとともに、遅延メモリ１４
のバンク２を初期クリア（全サンプルを０に）する。さ
らにＣＰＵ３は、新たにＭＰＲＡＭ７３に書き込んだマ
イクロプログラム中で使用する係数の係数レジスタ４３
への設定、そのマイクロプログラムに含まれる遅延メモ
リ１４を使用した処理のためのアドレスレジスタ４５の
設定、及びそのマイクロプログラムでＬＦＯ４６が使用
されている場合にはＬＦＯレジスタ４１の設定を行う。
その後、ＣＰＵ３は、制御レジスタ２１にマイクロプロ
グラムＭＰ２の実行開始を指示するとともに、ミキサ２
４を制御して新たなマイクロプログラムＭＰ２の入力レ
ベル及び出力レベルをフェードインする。

【００４９】また、マイクロプログラムの変更はこれに
限らず、種々の態様で行うことができる。例えば、マイ
クロプログラムＭＰ１からＭＰ３の実行を停止し、より
プログラムサイズの小さい４個マイクロプログラムを、
マイクロプログラムＭＰ１からＭＰ３が格納されている
領域に書き込むこともできる。その場合、上記例と同様
に、マイクロプログラムＭＰ１からＭＰ３の記憶領域に
新たな４つのマイクロプログラムを書き込み、対応する
遅延メモリ１４のバンク１から３をクリアするととも
に、図７に示されるＳＳ，ＴＡＤ，ＢＳの各レジスタを
マイクロプログラムＭＰ４からＭＰ６がＭＰ５からＭＰ
７に変更されるよう順送りし、上記４つのマイクロプロ
グラムをＭＰ１からＭＰ４として登録する。また、新た
なバンク１からバンク４の設定も行う。そして、全設定
が終わった後、ミキサ２４を制御してマイクロプログラ
ムＭＰ１からＭＰ４のレベルをフェードインする。ここ
で、順送りの前のマイクロプログラムＭＰ４からＭＰ６
が使用してＩレジスタ４７の前記入力領域及び出力領域
は、順送りの後のマイクロプログラムＭ５からＭＰ７が
使用しており、新たなマイクロプログラムＭＰ１からＭ
Ｐ４はそれとは異なる入力領域及び出力領域を使用して
いる。

【００５０】このように本実施形態では、複数のマイク
ロプログラムのうちの一部のマイクロプログラムを動作
させたままで、他の一部のマイクロプログラムを異なる
サイズの、あるいは異なる数のマイクロプログラムに変
更することができる。また、ブロックレジスタの大きさ
が図７に示すように８なので、実行するマイクロプログ
ラムの最大数は８個である。

【００５１】ＲＯＭ４には、例えば、１１種類の音響効
果に対応した１１個のマイクロプログラムが格納されて
おり、使用者が上記条件（最大８個で、全ステップ数が
３８４以下、全入力数が８個以下、全出力数が８個以下
という条件）の範囲内で、実行するマイクロプログラム
の種類や数を任意の組み合わせで選択し、ＭＰＲＡＭ７
３に書き込むことができる。同一のマイクロプログラム
を複数回書き込んでもよい。

【００５２】ＢＮ発生器７４は、ステップカウンタ７２
から入力されるステップ番号ＳＣと、ブロックレジスタ
４４から入力される先頭ステップ番号ＳＳとに基づき、
現在読み出し中のマイクロプログラムの属するブロック
番号ＢＮを出力する。前記入力される先頭ステップ番号
ＳＳは、現在のブロック番号ＢＮで示されるマイクロプ
ログラムの次のマイクロプログラムの先頭ステップ番号
ＳＳであり、ステップ番号ＳＣがその値に達したときブ
ロック番号ＢＮを「１」だけ増加させるように構成され
ている。図７に示す例では、エフェクタブロックが全部
で６個なので、初期値ＳＣ＝０のときのＢＮ＝１から始
まって、ステップ番号ＳＣの進行にしたがってＢＮ＝６
まで順次カウントアップし、その後、ステップ番号ＳＣ
が最終値３８３から最初の値０に戻るときに再びＢＮ＝
１に戻される。

【００５３】図５は、遅延メモリ用アドレス発生部６２
の構成を示すブロック図であり、遅延メモリ用アドレス
発生部６２は、Ｄバス５９を介して遅延メモリのアドレ
スデータを変調するための変調用データＩＤが書き込ま
れるインディクスレジスタ８１と、エフェクタブロック
毎に対応するバンクのスタートアドレスＴＡＤからベー
ス位置までの相対アドレスをカウントし生成するベース
カウンタ８２と、インディクスレジスタ８１、アドレス
レジスタ４５及びベースカウンタ８２の出力値を加算す
る加算器８３と、加算器８３の出力値が対応するエフェ
クタブロックのバンクサイズＢＳを越えたときは、その
バンクサイズＢＳの範囲内にアドレス値を変更するバン
ク範囲制限回路８４と、バンク範囲制限回路８４の出力
値とブロックレジスタ４４から入力される各バンクの先
頭アドレスＴＡＤとを加算して、修正アドレスＭＡＤを
出力する加算器８５とを備えている。ベースカウンタ８
２には、ブロック番号ＢＮがＢＮ発生器７４から供給さ
れ、後述する制御信号ＣＯＦＦがＭＰＲＡＭ７３から供
給される。またバンク範囲制限回路８４及び加算器８５
には、それぞれ実行中のマイクロプログラムに対応する
バンクのバンクサイズＢＳ及び先頭アドレスＴＡＤが、
ブロックレジスタ４４から供給される。例えば図８の例
でマイクロプログラムＭＰ３の実行中は、バンク範囲制
限回路８４にバンクサイズＢＳ３が供給され、加算器８
５には先頭アドレスＴＡＤ３が供給される。

【００５４】ベースカウンタ８２は、設定可能な最大ブ
ロック数に対応して独立した８個のカウンタを有してお
り、ブロック番号ＢＮに応じて、１サンプリング周期中
の各マイクロプログラムＭＰの期間に対応するカウンタ
の値を出力する。ベースカウンタ８２の各マイクロプロ
グラムＭＰに対応する個々のカウンタは、同ＭＰが動作
中（通常モード）か、停止中（クリアモード）かに応じ
て異なる動作を行う。すなわち、該個々のカウンタは、
通常モードでは１ＤＡＣサイクル毎に１ずつカウントダ
ウンした値（すなわち、各ＤＡＣサイクル内では一定値
となる）を出力し、クリアモードでは、遅延メモリ１４
の１アクセス毎に１ずつカウントダウンした値を出力す
る。

【００５５】また、ＭＰＲＡＭ７３から制御信号ＣＯＦ
Ｆが出力されているときは、そのときのブロック番号Ｂ
Ｎに関係なく、ベースカウンタ８２は「０」を出力す
る。制御信号ＣＯＦＦは、マイクロプログラム中の遅延
メモリ１４のバンク０にアクセスする命令に応じて出力
される。バンク０は何れのマイクロプログラムからもア
クセス可能な記憶領域であり、しかも異なるＤＡＣサイ
クルでも、アドレスデータＡＤが同じなら同じデータが
アクセスされる。一方、バンク１、２、…の各バンク
は、対応するマイクロプログラムＭＰのみがアクセス可
能な記憶領域であり、対応するベースカウント値に応じ
て、ＤＡＣサイクルが異なれば同じアドレスデータでも
異なるアドレスデータがアクセスされる。

【００５６】本実施形態では、バンクサイズＢＳを２の
ｎ（整数）乗のサイズとしているので、ベースカウンタ
８２はｎの最大値より大きい所定ビット数のカウンタで
構成し、バンクサイズＢＳと無関係に上述した時間間隔
でフリーカウント動作をしている。後述するようにバン
ク範囲制限回路８４により、バンクサイズＢＳに応じて
上位ビットがマスクされるので、最終的に得られるアド
レスは、対応するバンクの範囲内のアドレスとなる。な
お、バンクサイズＢＳを２のｎ乗のサイズとしない場合
は、バンクサイズＢＳをベースカウンタ８２に入力する
ように構成し、ベースカウンタ８２は、入力されたバン
クサイズＢＳの範囲でカウントダウン動作を繰り返すよ
うにする。

【００５７】制御信号ＣＯＦＦは、ブロックレジスタ４
４にも供給されるように構成されており、ブロックレジ
スタ４４に制御信号ＣＯＦＦが入力されると、先頭アド
レスＴＡＤとして「０」が出力される。

【００５８】バンク範囲制限回路８４は、本実施形態で
は、加算器８３の出力アドレス値がバンクサイズＢＳを
越えたときは、上位ビットをマスクして、出力アドレス
値がバンク範囲内に入るようにしている。なお、バンク
サイズＢＳを２のｎ乗のサイズとしない場合は、加算器
８３の出力アドレス値がバンクサイズＢＳを越えたとき
は、出力アドレス値からバンクサイズＢＳを減算した値
に変更して、バンク範囲内に入るようにする。

【００５９】図５の構成によれば、通常モード時は、例
えばブロック番号ＢＮ＝１であるときは、マイクロプロ
グラムＭＰ１が実行されおり、ＭＰＲＡＭ７３から出力
されるマイクロプログラムＭＰ１の制御信号にしたがっ
て、遅延メモリ１４のバンク１の書き込み及び読み出し
が行われる。例えば、ＢＮ＝１の期間において、ベース
カウンタ８２の出力値ＣＤ＝ＣＤｎｏｗであるとき、ア
ドレスＡＤ＝ＡＤｗで書き込みを行うと、その書き込み
アドレスＭＡＤ＝ＴＡＤ１＋ＣＤｎｏｗ＋ＡＤｗである
（インディクスレジスタ８１の変調データＩＤは「０」
とし、ＣＤｎｏｗ＋ＡＤｗはバンクサイズＢＳ１の範囲
内にあるとする）。ベースカウンタ８２は、１ＤＡＣサ
イクルで１カウントダウンするので、ｘＤＡＣサイクル
後のカウント値ＣＤ＝ＣＤｎｏｗ−ｘとなる。そのと
き、アドレスＡＤ＝ＡＤｗ＋ｘで読み出しを行うと、読
み出しアドレスＭＡＤ＝ＴＡＤ１＋ＣＤｎｏｗ−ｘ＋Ａ
Ｄｗ＋ｘ＝ＴＡＤ１＋ＣＤｎｏｗ＋ＡＤｗとなり、ｘＤ
ＡＣサイクル前に書き込んだデータが読み出される。基
本的には以上のように読み書きアドレスが制御される
が、さらにＤバス５９からインディクスレジスタ８１に
供給される変調データＩＤを制御して、遅延メモリ１４
からの読み出し時のアドレスＭＡＤに修正を加えること
ができる。例えば、変調データＩＤとして、ＬＦＯ４６
が出力する１６個の変調データの任意の１個に乗算器７
で重みを乗算して得られるデータを供給すれば、遅延メ
モリ１４から該ＬＦＯ４６の変調データで位相変調され
た遅延波形データを読み出すことができる。他のマイク
ロプログラムＭＰ２〜ＭＰ６の実行時も同様であり、１
ＤＡＣサイクル毎に、マイクロプログラムＭＰ１〜ＭＰ
６が繰り返し実行される。

【００６０】ここで、マイクロプログラムＭＰ１にバン
ク０のアクセス命令がある場合には、先述したように、
制御信号ＣＯＦＦが出力され、ベースカウンタ８２の出
力値ＣＤ及びブロックレジスタ４４から出力される先頭
アドレスＴＡＤがともに「０」となり、バンク０のアド
レスが出力される。バンク０には、例えば図９（ａ）に
示すような、入出力テーブルが格納されており、アドレ
スレジスタ４５からこのテーブルの先頭アドレスが出力
されるとともに、インディクスレジスタ８１から入力値
に対応する差分アドレスが出力される。これにより、マ
イクロプログラムＭＰ１は、例えば遅延メモリ１４のバ
ンク０に格納された複数の変換テーブルのうちの先頭ア
ドレスＡＤで指定されたテーブルを選択的に使用して、
インディクスレジスタに供給された入力値に対応する出
力値を決定することができる。

【００６１】各マイクロプログラムＭＰでは、そのとき
のブロック番号ＢＮで指定されるバンクをアクセスする
命令と、バンク０をアクセスする命令が使用可能であ
る。該バンク０をアクセスする命令により、何れのマイ
クロプログラムＭＰからでもバンク０のアクセスが可能
であり、例えば図９（ａ）に示した入出力テーブルを、
すべてのマイクロプログラムＭＰで使用することができ
る。

【００６２】なお、バンク０に格納するデータは、図９
（ａ）に示すテーブルに限るものではなく、例えば同図
（ｂ）に示すような波形データを格納するようにしても
よい。波形データは、マイクロプログラムＭＰで楽音生
成する際の素材の波形として使用したり、効果制御する
際の音像定位や振幅／ピッチ変調を制御する波形として
使用することができる。

【００６３】次にクリアモード時おける図５のアドレス
発生部６２の動作について説明する。この場合、ＣＰＵ
３からの指示に応じて、変更するマイクロプログラムＭ
Ｐのブロック番号ＢＮの期間中、制御レジスタ２１はＨ
Ｂ信号とクリア信号ＣＬＲを発生しており、該マイクロ
プログラムに対応する遅延メモリ１４のバンクは、クリ
アモードとなっている。その間、変更しないマイクロプ
ログラムに関してはＨＢ信号が発生せず、通常モードの
動作が継続される。

【００６４】クリアモードでは、インディクスレジスタ
８１及びアドレスレジスタ４５の出力はともに「０」と
なり、またベースカウンタ８２は、クリア使用するバン
クのサイズを初期値として、前述したように１アクセス
時間毎のカウントダウン動作を行い、これをカウント値
が「０」になるまで継続する。例えば、マイクロプログ
ラムＭＰ１が変更される場合には、ＣＰＵ３はマイクロ
プログラムＭＰ１の停止を指示し、さらに対応するバン
ク１のクリアを指示する。それに応じて、制御レジスタ
２１では、対応するブロック番号ＢＮ＝１の期間だけＨ
Ｂ信号及びクリア信号ＣＬＲが発生し、クリアモードの
動作が実行される。

【００６５】一方、先頭アドレスＴＡＤとしては、その
間も通常モードと同じくブロック番号ＢＮ＝１に応じた
バンク１の先頭アドレスが供給されており、加算器８５
で該ＴＡＤ値を前記ベースカウンタ８２のカウント値と
加算することにより、クリアするバンク１の最終アドレ
スから１アクセス毎にカウントダウンするアドレスが生
成される。そして、３２−１６変換器６１からは、遅延
メモリデータバスに「０」が出力され、それが遅延メモ
リ１４の該アドレスの位置に順次書き込まれ、バンク１
の最終アドレスから順次１アドレス分のデータがクリア
される。ここで、バンク１のすべてのアドレスのクリア
が終了しないときは、次のＤＡＣサイクルのＢＮ＝１の
期間においてもクリアモードとされ、バンク１内のすべ
てのアドレスがクリアされるまで継続される。

【００６６】なお既に説明したように、クリアモード中
のエフェクタブロックは、ホールトブロックとなり、対
応するマイクロプログラムの実行は停止されている。ま
た、図２のセレクタ２７にＨＢ（ホールトブロック）信
号が入力され、マイクロプログラムＭＰ１に割り当てら
れた期間中は、ＣＰＵ３が遅延メモリ１４のバンク０に
アクセス可能となる。このタイミングを利用して例えば
図９に示したテーブルデータ又は波形データの書き換え
などを行うことができるので、バンク０の内容の変更を
効率よく行うことができる。

【００６７】マイクロプログラムＭＰ１以外の他のマイ
クロプログラムを変更するときも同様であり、クリアモ
ードとする（ホールトする）エフェクタブロックを複数
指定すれば１度に複数のマイクロプログラムを変更する
ことも可能である。

【００６８】次に図６を参照して、遅延メモリ１４にデ
ータを書き込むとき及び遅延メモリ１４からデータを読
み出すときの、データ変換処理について説明する。

【００６９】同図（ａ）は、３２−１６変換器６１の構
成を示すブロック図であり、変換器６１は、Ｄバス５９
に接続されたレジスタ９１と、３２ビットの整数データ
を１６ビットの浮動小数点データに変換するリニアフロ
ート変換部９２と、３２ビットの整数データを分割して
２個の１６ビットの整数データに変換する１６ビット分
割部９３と、リニアフロート変換部９２及び１６ビット
分割部９３の出力の一方を選択して遅延メモリ１４のデ
ータバスに出力するセレクタ９４とから成る。セレクタ
９４には、ＭＰ制御部４２から制御信号が入力され、そ
の制御信号に応じて選択が行われる。

【００７０】図６（ｂ）は、１６−３２変換器６０の構
成を示すブロック図であり、変換器６０は、遅延メモリ
１４のデータバスに接続されたレジスタ１０１と、１６
ビットの浮動小数点データを３２ビットの整数データに
変換するフロートリニア変換部１０２と、２個の１６ビ
ットの整数データを結合して３２ビットの整数データに
変換する１６ビット結合部１０３と、フロートリニア変
換部１０２及び１６ビット結合部１０３の出力の一方を
選択してＤバス５９に出力するセレクタ１０４とから成
る。セレクタ１０４には、ＭＰ制御部４２から制御信号
が入力され、その制御信号に応じて選択が行われる。

【００７１】制御レジスタ２１では、各マイクロプログ
ラム毎に高精度モードと通常精度モードの一方が選択で
きるようになっている。各マイクロプログラムで実行す
るエフェクト等の処理が、遅延信号に高い精度を要求す
る場合は、高精度モードが選択され、３２−１６変換器
６１において１６ビット分割部９３の出力を選択して、
遅延メモリ１４の２アドレスを使って３２ビットのデー
タを２つに分割して格納する一方、高い精度が必要とさ
れない場合には、通常精度モードが選択され、リニアフ
ロート変換部９２の出力を選択し、遅延メモリ１４の１
アドレスに３２ビットのデータを浮動小数点表示で１６
ビットに圧縮したデータを格納する。これに対応して、
１６−３２変換器６０において、高精度モードでは１６
ビット結合部１０３の出力が、また通常精度モードでは
フロートリニア変換部１０２の出力がそれぞれ選択さ
れ、遅延メモリ１４から読み出された１６ビットデータ
に基づいて３２ビットのデータがＩレジスタ４７に供給
される。

【００７２】ここで、ベースカウンタ８２の、高精度モ
ードが選択されたマイクロプログラムＭＰに対応するカ
ウンタでは、各サンプリング周期毎に２ずつ、すなわち
通常精度モードの場合の２倍の速さでカウントダウンが
行われる。

【００７３】各モードは、例えば以下のように選択す
る。単独のパートの演奏波形を入力するマイクロプログ
ラムＭＰでは通常精度モードとし、複数パートの演奏波
形の混合波形を入力する場合は高精度モードとする。ま
たマイクロプログラムＭＰが、ディストーション等のノ
イズ的なエフェクト処理を実行する場合は通常精度モー
ドとし、残響、定位制御等のノイズを防止することが望
まれるエフェクト処理を実行する場合は、高精度モード
とする。あるいは、複数マイクロプログラムＭＰにバン
クを割り当てた後で遅延メモリ１４にまだ余裕があれ
ば、いずれかのバンクを高精度モードに変更し、遅延メ
モリ１４の容量が不足するときは、高精度モードのバン
クを通常精度モードに変更するようにしてもよい。その
結果、それほど精度が必要でない場合は、遅延メモリ１
４の記憶領域を節約することができるとともに、必要に
応じて高い精度の遅延信号を得ることができる。

【００７４】以上詳述したように本実施形態では、ＭＰ
ＲＡＭ７３に格納されたマイクロプログラムの先頭ステ
ップ番号をブロックレジスタ４４のＳＳレジスタに格納
し、ＭＰＲＡＭ７３に格納するマイクロプログラムの数
及びステップ数を所定範囲内で（マイクロプログラムの
数は８個以下で、ステップ数は全体で３８４ステップ以
下）任意に設定できるようにしたので、実行可能なマイ
クロプログラムの選択範囲が拡大し、より使い勝手を向
上させることができる。

【００７５】また、各マイクロプログラムにおいて、予
め設けられた入力チャンネル（Ｉレジスタ４７の入力領
域）及び出力チャンネル（Ｉレジスタ４７の出力領域）
の内から、使用する入力チャンネル及び出力チャンネル
を任意に設定できるようにしたので、マイクロプログラ
ム毎に適切なチャンネルの設定を行うことができる。そ
の結果、例えば楽音に３次元的な広がりを持たせる効果
を付加する場合には出力チャンネルを４チャンネルに設
定し（本実施形態では、ＤＡ変換器への出力チャンネル
数を４としているので、全部を使用する設定とし）、２
次元的な広がりを持たせる効果を付加する場合には、２
つのマイクロプログラムで２チャンネルずつ使用する設
定とするといったことができ、限られた数の出力チャン
ネルを効率的に使用することができる。なお、図２に示
すように、信号処理回路２６は、本実施形態では入力チ
ャンネルは全部で８チャンネル設けられ、出力チャンネ
ルは、ＤＡ変換器９へ出力する４チャンネル及びミキサ
２４に出力する８チャンネルの合計１２チャンネルが設
けられている。

【００７６】図１０は、時分割で実行するマイクロプロ
グラムの数及びサイズと、各マイクロプログラムが使用
する入出力チャンネル数の設定例を示す図である。同図
（ａ）は、ステップ数４８の８個のマイクロプログラム
（ＭＰ１〜ＭＡＰ８）をＭＰＲＡＭ７３に格納し（４８
×８＝３８４ステップ）、各マイクロプログラムが入力
チャンネル及び出力チャンネルを１チャンネルずつ使用
するように設定した場合を示し、同図（ｂ）は、ステッ
プ数１９２のマイクロプログラム１個（ＭＰ１）と、ス
テップ数９６のマイクロプログラム１個と（ＭＰ２）、
ステップ数４８のマイクロプログラム２個（ＭＰ３，Ｍ
Ｐ４）をＭＰＲＡＭ７３に格納し、ＭＰ１が２つの入力
チャンネル及び４つの出力チャンネルを使用し、ＭＰ２
が１つの入力チャンネル及び２つの出力チャンネルを使
用し、ＭＰ３及びＭＰ４がそれぞれ１つの入出力チャン
ネルを使用するように設定した場合を示し、同図（ｃ）
は、ステップ数１９２のマイクロプログラム１個（ＭＰ
１）と、ステップ数９６のマイクロプログラム２個と
（ＭＰ２，ＭＰ２）をＭＰＲＡＭ７３に格納し、ＭＰ１
が２つの入力チャンネル及び２つの出力チャンネルを使
用し、ＭＰ２及びＭＰ３がそれぞれ１つの入出力チャン
ネルを使用するように設定した場合を示している。この
ように本実施形態によれば、マイクロプログラム及び使
用する入出力チャンネルを所定範囲内で任意に設定で
き、使い勝手を大幅に向上させることができる。

【００７７】また、遅延メモリ１４に格納するデータの
圧縮処理の態様を変更できるようにし、その圧縮処理の
態様の変更に対応して読み出し時の伸張処理の態様を変
更するようにしたので、遅延信号の高い精度が必要でな
い場合は、遅延メモリ１４の記憶領域を節約することが
できるとともに、必要に応じて高い精度の遅延信号を得
ることができる。

【００７８】また、遅延メモリ１４のバンク０をすべて
のマイクロプログラムがアクセスできる共通領域とした
ので、構成の複雑化やコストアップをほとんど招くこと
なく、二以上のマイクロプログラムで共通に使用するテ
ーブルや波形データ（図９）などを格納することがで
き、且つ格納したデータを容易に使用することができ
る。

【００７９】また、バンク０を共通領域としたので、制
御信号ＣＯＦＦに対応してベースカウンタ８２の出力及
び先頭アドレスＴＡＤをいずれも「０」とすることで、
容易に共通領域にアクセスすることができる。

【００８０】また、いずれかのマイクロプログラムのホ
ールト期間中（ＨＢ信号の入力中）は、ＣＰＵ３が遅延
メモリのバンク０にアクセスできるようにしたので、バ
ンク０に格納したデータの変更などを容易に行うことが
できる。

【００８１】なお、本発明は上述した実施形態に限定さ
れるものではなく、種々の変形が可能である。例えば、
ＭＰＲＡＭ７３の容量を大きくして、格納可能なマイク
ロプログラムの最大個数を増加させたり、バスやレジス
タの容量を大きくして使用可能な入出力チャンネルの数
を増加さるようにしてもよい。

【００８２】また、上述した実施形態では、３２ビット
のデータを分割した２つの１６ビットデータを１つの遅
延用メモリにシリアルに格納するようにしたが、例えば
２つの遅延用メモリを設けておき、分割した２つの１６
ビットデータを並列に２つの遅延用メモリに格納するよ
うにしてもよい。また、遅延用メモリに格納するときの
圧縮処理は、３２ビットのデータを１６ビットのデータ
に変換するものに限るものではなく、例えば１データに
対して遅延用メモリの１．５アドレスを使用することと
して、３２ビットのデータを２４ビットのデータに変換
するようにしてもよい。

【００８３】また上述した実施形態では、ステップカウ
ンタ７２は、１ＤＡＣサイクルの中で０から３８３の値
を順次カウントするようにしたが、該ステップカウンタ
７２のカウント順序を変更し、０から３８３の範囲を任
意の順序で読み出せるようにしてもよい。そのようにす
ると、ＭＰＲＡＭ７３の中の複数のマイクロプログラム
ＭＰの読み出し順序を、任意に変更することができる。
その場合、カウント順序の変更されたカウント値を係数
レジスタ４３及びアドレスレジスタ４５に供給し、乗算
データとアドレスデータＡＤの読み出し順序がマイクロ
プログラムＭＰと同様に変更されるようにする。

【００８４】ここで、任意の読み出し順序とは、例えば
もともとマイクロプログラムＭＰ１、ＭＰ２、ＭＰ３…
の順に実行されてたマイクロプログラムを、ＭＰ１、Ｍ
Ｐ３、ＭＰ２の順あるいはＭＰ３、ＭＰ２、ＭＰ１の順
で実行できるようにすることである。

【００８５】ＭＰＲＡＭ７３の中の複数のマイクロプロ
グラムの読み出し順序が任意に変更可能であれば、ＭＰ
ＲＡＭ７３の中に離れて格納されている２つのマイクロ
プログラムを差し替えたい場合に、その２つマイクロプ
ログラムの記憶領域を１つにまとめて連続した記憶領域
とすることができ、その２つのいずれかの記憶領域だけ
では入りきらないステップ数のマイクロプログラムを、
他のマイクロプログラムを動作させたままで新たに書き
込むことができる。

【００８６】また、複数のエフェクト種類（例えば「ホ
ール３」、「ディストーション２」などと呼ばれる）で
同じマイクロプログラム（処理アルゴリズム）が使用さ
れる場合もあり、新たなエフェクト種類が選択されたと
きでも、その選択の前後のエフェクト種類で同じマイク
ロプログラムを使用していれば、新たなマイクロプログ
ラムをＭＰＲＡＭ７３に書き込む必要はない。その場合
には、対応するマイクロプログラムの入力レベル及び出
力レベルをフィードアウトして該マイクロプログラムを
停止し、使用していた遅延メモリのバンクをクリアし、
係数（係数レジスタ４３の内容）やディレイの長さ（ア
ドレスレジスタ４５の内容）を新たな値に変更して該マ
イクロプログラムを始動し、再び対応する入力レベル及
び出力レベルをフェードインする処理を行う。すなわ
ち、マイクロプログラムの停止は、マイクロプログラム
の変更時だけでなく、係数やディレイの長さの設定切換
時にも行われる。

【００８７】なお、遅延メモリ１４の、すべてのマイク
ロプログラムがアクセス可能な共通領域は、必ずしも遅
延メモリ１４の先頭アドレス（番地０）から確保する必
要はなく、遅延メモリ１４の任意のアドレスから所定の
サイズで確保すればよい。

【００８８】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、遅延用記憶手段に、複数のマイクロプログ
ラムのうちの実行中のマイクロプログラムがディジタル
信号を遅延させるために使用する複数の遅延領域の他
に、すべてのマイクロプログラムがアクセス可能な共通
領域が確保されるので、構成の複雑化やコストアップを
抑制しつつ、複数のマイクロプログラムにより共通に使
用されるテーブル等を格納し、格納したデータを容易に
使用することが可能となる。より具体的には、複数のマ
イクロプログラム毎に別々にテーブル等を用意する必要
がないので、テーブル等を記憶する記憶領域を削減でき
るとともに、テーブル等を遅延用記憶手段に書き込むた
めの処理を減らすことができる。

【００８９】請求項２に記載の発明によれば、複数のマ
イクロプログラムの一部の実行が停止されたとき、外部
の処理装置が前記共通領域にアクセス可能となるので、
共通領域に格納したデータの変更などを外部の処理装置
により容易に行うことができる。

【００９０】請求項３に記載の発明によれば、第２記憶
手段に、複数のマイクロプログラムに対応した複数の遅
延領域の他に、共通領域が確保され、入力されたディジ
タル信号の遅延処理を行うときは、実行中のマイクロプ
ログラムに対応した遅延領域がアクセスされ、定数アク
セス処理を行うときは、いずれのマイクロプログラムが
実行されていいるかに拘わらず共通領域がアクセスされ
るので、構成の複雑化やコストアップを抑制しつつ、複
数のマイクロプログラムにより共通に使用されるテーブ
ル等を格納し、定数アクセス処理に使用することが可能
となる。より具体的には、複数のマイクロプログラム毎
に別々にテーブル等を用意する必要がないので、テーブ
ル等を記憶する記憶領域を削減できるとともに、テーブ
ル等を第２記憶手段に書き込むための処理を減らすこと
ができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態にかかる電子楽器の構成
を示すブロック図である。

【図２】図１の音源の構成を示すブロック図である。

【図３】図２の制御レジスタ及び信号処理回路の構成を
示すブロック図である。

【図４】図３のＭＰ制御部の構成を示すブロック図であ
る。

【図５】図３の遅延メモリアドレス発生部の構成を示す
図である。

【図６】図３の３２−１６変換部及び１６−３２変換部
の構成を示すブロック図である。

【図７】図３，４，５の示されるブロックレジスタに格
納されるデータを示す図である。

【図８】時分割で実行されるマイクロプログラムと遅延
メモリとの関係を説明するための図である。

【図９】遅延メモリの共通領域（バンク０）に格納され
るデータの例を説明するための図である。

【図１０】マイクロプログラムの数及びステップ数並び
に各マイクロプログラムが使用する入出力チャンネルの
設定例を示す図である。

【符号の説明】

３ ＣＰＵ ８ 音源 １１ システムバス １４ 遅延メモリ ２１ 制御レジスタ ２６ 信号処理回路 ４２ マイクロプログラム制御部 ４４ ブロックレジスタ ６０ １６−３２変換部 ６１ ３２−１６変換部 ６２ 遅延メモリ用アドレス発生部 ７３ マイクロプログラムＲＡＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のマイクロプログラムを時分割で実
   行することにより、入力されたディジタル信号に種々の
   演算処理を施す信号処理装置において、 前記ディジタル信号を遅延させるための遅延用記憶手段
   を備え、 該遅延用記憶手段は、前記複数のマイクロプログラムの
   うちの実行中のマイクロプログラムが前記ディジタル信
   号を遅延させるために使用する前記複数のマイクロプロ
   グラムのそれぞれについて独立した複数の遅延領域と、
   前記複数のマイクロプログラムのすべてがアクセス可能
   な共通領域とを有することを特徴とする信号処理装置。
2. 【請求項２】 前記複数のマイクロプログラムの一部の
   実行を、該一部のマイクロプログラム以外のマイクロプ
   ログラムを実行しつつ停止する実行停止手段を備え、前
   記実行が停止されたマイクロプログラムに割り当てられ
   た期間中は、外部の処理装置が前記共通領域にアクセス
   できるように構成したことを特徴とする請求項１に記載
   の信号処理装置。
3. 【請求項３】 複数のマイクロプログラムを時分割で実
   行することにより、入力されたディジタル信号に種々の
   演算処理を施す信号処理装置において、 複数のマイクロプログラムを記憶する第１記憶手段と、 時分割で前記複数のマイクロプログラムを順次読み出す
   読出手段と、 前記複数のマイクロプログラムのうちの前記読出手段が
   読み出し中のマイクロプログラムを判別する判別手段
   と、 前記複数のマイクロプログラムに対応した複数の遅延領
   域と、該遅延領域とは異なる共通領域とを備える第２記
   憶手段と、 読み出されたマイクロプログラムに基づいて前記種々の
   演算処理を実行する演算手段であって、前記演算処理に
   含まれる遅延処理では、前記判別手段の判別に応じて実
   行中のマイクロプログラムに対応した遅延領域をアクセ
   スするとともに、前記演算処理に含まれる定数アクセス
   処理では、前記判別手段の判別に拘わらず前記共通領域
   をアクセスする演算手段とを備えることを特徴とする信
   号処理装置。
4. 【請求項４】 前記定数アクセス処理は、前記第２記憶
   手段に記憶された変換テーブル、波形テーブル乃至定数
   テーブルをアクセスする処理であることを特徴とする請
   求項３に記載の信号処理装置。