JP2685012B2 - ディジタル集積回路およびディジタルフィルタ - Google Patents
ディジタル集積回路およびディジタルフィルタInfo
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- JP2685012B2 JP2685012B2 JP7030326A JP3032695A JP2685012B2 JP 2685012 B2 JP2685012 B2 JP 2685012B2 JP 7030326 A JP7030326 A JP 7030326A JP 3032695 A JP3032695 A JP 3032695A JP 2685012 B2 JP2685012 B2 JP 2685012B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力されたデータと所
定の係数との間で各種演算を行うディジタル集積回路お
よびディジタルフィルタに係わり、特に高温炉内で動作
試験を行うためのテスト回路を備えたディジタル集積回
路およびディジタルフィルタに関する。
定の係数との間で各種演算を行うディジタル集積回路お
よびディジタルフィルタに係わり、特に高温炉内で動作
試験を行うためのテスト回路を備えたディジタル集積回
路およびディジタルフィルタに関する。
【０００２】
【従来の技術】ディジタル集積回路はその品質を保証す
るために各種の試験が行われる。その中の１つに、高温
炉の中で一定時間動作させてその信頼性の試験を行うバ
ーンインテストがある。バーンインテストには、ディジ
タル集積回路に電源電圧だけを印加して行うスタティッ
クバーンインテストと、内部回路を動作させて試験を行
うダイナミックバーンインテストの２種類がある。ダイ
ナミックバーンインテストは、ディジタル集積回路に各
種信号を入力して動作状態でテストをするのでそれだけ
効果的な試験を行うことができる。
るために各種の試験が行われる。その中の１つに、高温
炉の中で一定時間動作させてその信頼性の試験を行うバ
ーンインテストがある。バーンインテストには、ディジ
タル集積回路に電源電圧だけを印加して行うスタティッ
クバーンインテストと、内部回路を動作させて試験を行
うダイナミックバーンインテストの２種類がある。ダイ
ナミックバーンインテストは、ディジタル集積回路に各
種信号を入力して動作状態でテストをするのでそれだけ
効果的な試験を行うことができる。
【０００３】ダイナミックバーンインテストを行うに
は、高温炉内に設置されたディジタル集積回路に入力す
べき各種信号を発生するテスト信号発生回路を用意しな
ければならない。特に、ディジタルフィルタのように乗
算回路をその内部に多数備え、その乗算係数を外部から
ロードしなければならない場合には、テスト信号発生回
路が複雑化してしまう。そこで、外部からクロック信号
を与えるだけでダイナミックバーンインテストができる
ように、ディジタル集積回路の内部にテスト用のデータ
を生成する回路を予め設けることが一般的に行われてい
る。このようなクロック信号だけを与えて行うバーンイ
ンテストは特に、クロックバーンインテストと呼ばれて
いる。以下、演算回路の係数を外部から設定するディジ
タル集積回路としてディジタルフィルタを例に取りクロ
ックバーンインテストについて説明する。
は、高温炉内に設置されたディジタル集積回路に入力す
べき各種信号を発生するテスト信号発生回路を用意しな
ければならない。特に、ディジタルフィルタのように乗
算回路をその内部に多数備え、その乗算係数を外部から
ロードしなければならない場合には、テスト信号発生回
路が複雑化してしまう。そこで、外部からクロック信号
を与えるだけでダイナミックバーンインテストができる
ように、ディジタル集積回路の内部にテスト用のデータ
を生成する回路を予め設けることが一般的に行われてい
る。このようなクロック信号だけを与えて行うバーンイ
ンテストは特に、クロックバーンインテストと呼ばれて
いる。以下、演算回路の係数を外部から設定するディジ
タル集積回路としてディジタルフィルタを例に取りクロ
ックバーンインテストについて説明する。
【０００４】図５は、従来から用いられているディジタ
ルフィルタの回路構成の概要を表わしたものである。デ
ィジタルフィルタ１０１は、乗算器１０２1 〜１０２4
を備えている。これらの乗算器１０２1 〜１０２4 に対
応して、その乗算係数を保持する係数レジスタ１０３1
〜１０３4 が配置されている。演算の対象となる演算デ
ータ１０４はＤフリップフロップ回路１０５に入力され
ている。演算データ１０４はＤフリップフロップ回路１
０５でシステムクロック１０６によって同期が取られた
後分岐され、乗算器１０２1 〜１０２4 に入力されてい
る。Ｄフリップフロップ回路１０７1 〜１０７4 と加算
器１０８1 〜１０８3 はＤフリップフロップ回路１０７
1 を先頭に１つずつ交互に配置されて直列接続されてい
る。Ｄフリップフロップ１０７1 には乗算器１０２1 の
出力が入力されている。、加算器１０８1 〜１０８3 に
はそれぞれ乗算器１０２2 〜１０２4 の出力が入力され
ている。
ルフィルタの回路構成の概要を表わしたものである。デ
ィジタルフィルタ１０１は、乗算器１０２1 〜１０２4
を備えている。これらの乗算器１０２1 〜１０２4 に対
応して、その乗算係数を保持する係数レジスタ１０３1
〜１０３4 が配置されている。演算の対象となる演算デ
ータ１０４はＤフリップフロップ回路１０５に入力され
ている。演算データ１０４はＤフリップフロップ回路１
０５でシステムクロック１０６によって同期が取られた
後分岐され、乗算器１０２1 〜１０２4 に入力されてい
る。Ｄフリップフロップ回路１０７1 〜１０７4 と加算
器１０８1 〜１０８3 はＤフリップフロップ回路１０７
1 を先頭に１つずつ交互に配置されて直列接続されてい
る。Ｄフリップフロップ１０７1 には乗算器１０２1 の
出力が入力されている。、加算器１０８1 〜１０８3 に
はそれぞれ乗算器１０２2 〜１０２4 の出力が入力され
ている。
【０００５】Ｄフリップフロップ回路１０７1 〜１０７
4 には、システムクロック信号１０６がそれぞれ入力さ
れている。Ｄフリップフロップ回路１０７1 〜１０７3
によってフィルタ動作に必要な遅延が与えられ、加算器
１０８1 〜１０８3 で順次加算されるようになってい
る。
4 には、システムクロック信号１０６がそれぞれ入力さ
れている。Ｄフリップフロップ回路１０７1 〜１０７3
によってフィルタ動作に必要な遅延が与えられ、加算器
１０８1 〜１０８3 で順次加算されるようになってい
る。
【０００６】係数レジスタ１０３1 〜１０３4 に設定す
べき係数を表わした係数データ１０９は、パラレルデー
タとして入力されている。各係数レジスタ１０３1 〜１
０３ 4 には係数データを保持するタイミングを表わした
パラレルバスクロック１１０が入力されている。アドレ
ス発生回路１１１は、入力される係数データ１０９を保
持すべき係数レジスタを選択するためのアドレス信号１
１２1 〜１１２4 を出力する回路である。アドレス信号
１１２1 〜１１２4 はそれぞれ対応する係数レジスタの
イネーブル信号として入力されている。係数レジスタ１
０３1 〜１０３ 4 は、係数データ１０９とは別にその出
力を“０”または“１”に設定することができる、セッ
ト・リセット機能を備えたフリップフロップ回路で構成
されている。テスト制御回路１１３は、係数レジスタ１
０３1 〜１０３4 にその出力値を“１”に設定するため
のセット信号１１４あるいは出力値を“０”に設定する
ためのリセット信号１１５を出力する回路である。セッ
ト信号１１４とリセット信号１１５のいずれを出力する
かは、外部から入力されるテスト制御信号１１６によっ
て設定されるようになっている。
べき係数を表わした係数データ１０９は、パラレルデー
タとして入力されている。各係数レジスタ１０３1 〜１
０３ 4 には係数データを保持するタイミングを表わした
パラレルバスクロック１１０が入力されている。アドレ
ス発生回路１１１は、入力される係数データ１０９を保
持すべき係数レジスタを選択するためのアドレス信号１
１２1 〜１１２4 を出力する回路である。アドレス信号
１１２1 〜１１２4 はそれぞれ対応する係数レジスタの
イネーブル信号として入力されている。係数レジスタ１
０３1 〜１０３ 4 は、係数データ１０９とは別にその出
力を“０”または“１”に設定することができる、セッ
ト・リセット機能を備えたフリップフロップ回路で構成
されている。テスト制御回路１１３は、係数レジスタ１
０３1 〜１０３4 にその出力値を“１”に設定するため
のセット信号１１４あるいは出力値を“０”に設定する
ためのリセット信号１１５を出力する回路である。セッ
ト信号１１４とリセット信号１１５のいずれを出力する
かは、外部から入力されるテスト制御信号１１６によっ
て設定されるようになっている。
【０００７】このディジタルフィルタは、テスト制御信
号１１６によって、係数レジスタの出力値を設定でき、
クロックバーンインテストに対応したものになってい
る。また、特開平２−５２４６１号公報には、クロック
バーンインテストにおいて係数レジスタに設定可能な値
の自由度を高めたディジタルフィルタが開示されてい
る。
号１１６によって、係数レジスタの出力値を設定でき、
クロックバーンインテストに対応したものになってい
る。また、特開平２−５２４６１号公報には、クロック
バーンインテストにおいて係数レジスタに設定可能な値
の自由度を高めたディジタルフィルタが開示されてい
る。
【０００８】図６は、係数レジスタに設定可能な値の自
由度を高めたディジタルフィルタの回路構成の概要を表
わしたものである。ディジタルフィルタ１２１は、係数
レジスタや乗算器を備えた内部回路１２２と、バーンイ
ンテスト時に設定すべき係数データを発生するテスト信
号発生回路１２３と、内部回路１２２に入力される係数
データを切り換えるセレクタ１２４とから構成されてい
る。従来、バーンインテスト装置側に用意していたテス
ト信号発生回路をディジタルフィルタ１２１の内部に設
けている。そして、バーンインテストを行う際に、セレ
クタ１２４によって内部回路１２２に入力される係数デ
ータを切り換えるようになっている。
由度を高めたディジタルフィルタの回路構成の概要を表
わしたものである。ディジタルフィルタ１２１は、係数
レジスタや乗算器を備えた内部回路１２２と、バーンイ
ンテスト時に設定すべき係数データを発生するテスト信
号発生回路１２３と、内部回路１２２に入力される係数
データを切り換えるセレクタ１２４とから構成されてい
る。従来、バーンインテスト装置側に用意していたテス
ト信号発生回路をディジタルフィルタ１２１の内部に設
けている。そして、バーンインテストを行う際に、セレ
クタ１２４によって内部回路１２２に入力される係数デ
ータを切り換えるようになっている。
【０００９】
【発明が解決しようとする課題】図５に示したディジタ
ルフィルタは、セット・リセット機能を備えたフリップ
フロップ回路で係数レジスタを構成しているので、テス
ト時に予め定められた固定値を係数として設定できる。
したがって、クロック信号を与えるだけでダイナミック
バーンインテストを行うことができる。しかしながら、
係数レジスタに設定できる値を任意に変更できないの
で、試験の内容は制限されてしまう。その結果、効果的
なテストを行うことができない。また、セット・リセッ
ト機能を具備させるために係数レジスタを構成するため
のトランジスタの数が増えディジタル集積回路の回路規
模が大きくなってしまうという問題がある。
ルフィルタは、セット・リセット機能を備えたフリップ
フロップ回路で係数レジスタを構成しているので、テス
ト時に予め定められた固定値を係数として設定できる。
したがって、クロック信号を与えるだけでダイナミック
バーンインテストを行うことができる。しかしながら、
係数レジスタに設定できる値を任意に変更できないの
で、試験の内容は制限されてしまう。その結果、効果的
なテストを行うことができない。また、セット・リセッ
ト機能を具備させるために係数レジスタを構成するため
のトランジスタの数が増えディジタル集積回路の回路規
模が大きくなってしまうという問題がある。
【００１０】一方、特開平２−５２４６１号公報に開示
されているディジタルフィルタでは、図５に示した回路
に比べて、係数レジスタに設定できる値の自由度が高
い。しかしテスト信号発生回路を集積回路の内部に備え
ているため、集積回路自体の回路規模が増大し、コスト
アップつながるという問題がある。
されているディジタルフィルタでは、図５に示した回路
に比べて、係数レジスタに設定できる値の自由度が高
い。しかしテスト信号発生回路を集積回路の内部に備え
ているため、集積回路自体の回路規模が増大し、コスト
アップつながるという問題がある。
【００１１】そこで本発明の目的は、試験装置側の負担
を増やすことなく、試験用の係数を任意に設定できる回
路構成の簡単なディジタル集積回路およびディジタルフ
ィルタを提供することにある。
を増やすことなく、試験用の係数を任意に設定できる回
路構成の簡単なディジタル集積回路およびディジタルフ
ィルタを提供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明で
は、演算の対象として入力される演算データと所定の係
数との間で予め定められた演算を行う複数の演算手段
と、これら演算手段で用いられる係数をそれぞれ保持す
るとともに、所定のクロックに合わせて保持した値が次
段に転送されるように直列接続された複数の係数保持手
段と、係数および演算データを与えて動作試験を行うた
めの所定のテストモードに設定されたとき演算手段に入
力される演算データを分岐して初段に配置された係数保
持手段に入力し、テストモードに設定されていないとき
は演算データとは別に用意された係数データを初段に配
置された係数保持手段に入力する係数入力経路切換手段
とをディジタル集積回路に具備させている。
は、演算の対象として入力される演算データと所定の係
数との間で予め定められた演算を行う複数の演算手段
と、これら演算手段で用いられる係数をそれぞれ保持す
るとともに、所定のクロックに合わせて保持した値が次
段に転送されるように直列接続された複数の係数保持手
段と、係数および演算データを与えて動作試験を行うた
めの所定のテストモードに設定されたとき演算手段に入
力される演算データを分岐して初段に配置された係数保
持手段に入力し、テストモードに設定されていないとき
は演算データとは別に用意された係数データを初段に配
置された係数保持手段に入力する係数入力経路切換手段
とをディジタル集積回路に具備させている。
【００１３】すなわち請求項１記載の発明では、保持さ
れた値が順次シフトされるように係数保持手段を直列に
接続したので、初段の係数保持手段に与える係数値を順
次変化させるだけで、複数の係数保持手段に任意の値を
設定することができる。また、テストモード時には演算
データが分岐されて係数保持手段に入力されるようにな
っている。このため、係数保持手段に保持させるテスト
用の係数を演算データと別途生成する必要が無い。
れた値が順次シフトされるように係数保持手段を直列に
接続したので、初段の係数保持手段に与える係数値を順
次変化させるだけで、複数の係数保持手段に任意の値を
設定することができる。また、テストモード時には演算
データが分岐されて係数保持手段に入力されるようにな
っている。このため、係数保持手段に保持させるテスト
用の係数を演算データと別途生成する必要が無い。
【００１４】請求項２記載の発明では、演算の対象とし
て入力される演算データと所定の係数との間で乗算を行
う複数の演算手段と、これら演算手段の出力する乗算結
果を演算データの入力タイミングを表わしたシステムク
ロックに従って順次加算する複数の加算手段と、演算手
段で用いられる係数をそれぞれ保持するとともに、入力
されるクロックに従って保持した値が次段に転送される
ように直列接続された複数の係数保持手段と、係数およ
び演算データを与えて動作試験を行うための所定のテス
トモードに設定されたときは演算手段に入力される演算
データを分岐して初段に配置された係数保持手段に入力
し、テストモードに設定されていないときは演算データ
とは別に用意された係数データを初段に配置された係数
保持手段に入力する係数入力経路切換手段と、テストモ
ードに設定されたときは係数保持手段にシステムクロッ
クを入力し、テストモードに設定されていないときは演
算データとは別に用意された係数データを入力する際に
用いる所定の係数用クロック信号を係数保持手段に入力
するクロック入力経路切換手段とをディジタルフィルタ
に具備させている。
て入力される演算データと所定の係数との間で乗算を行
う複数の演算手段と、これら演算手段の出力する乗算結
果を演算データの入力タイミングを表わしたシステムク
ロックに従って順次加算する複数の加算手段と、演算手
段で用いられる係数をそれぞれ保持するとともに、入力
されるクロックに従って保持した値が次段に転送される
ように直列接続された複数の係数保持手段と、係数およ
び演算データを与えて動作試験を行うための所定のテス
トモードに設定されたときは演算手段に入力される演算
データを分岐して初段に配置された係数保持手段に入力
し、テストモードに設定されていないときは演算データ
とは別に用意された係数データを初段に配置された係数
保持手段に入力する係数入力経路切換手段と、テストモ
ードに設定されたときは係数保持手段にシステムクロッ
クを入力し、テストモードに設定されていないときは演
算データとは別に用意された係数データを入力する際に
用いる所定の係数用クロック信号を係数保持手段に入力
するクロック入力経路切換手段とをディジタルフィルタ
に具備させている。
【００１５】すなわち請求項２記載の発明では、演算デ
ータが係数保持手段に入力されるように入力経路を切り
換えるとともに、係数を保持するタイミングを定めるク
ロック信号をシステムクロックに切り換えている。これ
により係数用データ用のクロック信号と演算データ用の
システムクロックの位相や周期が相違しても、適切なタ
イミングで係数保持手段に係数値を保持させることがで
きる。また、ディジタルフィルタはその回路の殆どが乗
算手段と加算手段と係数保持手段で構成されている。し
たがって、テスト時に係数用のデータを別途生成するた
めの回路を縮小できる効果が大きい。
ータが係数保持手段に入力されるように入力経路を切り
換えるとともに、係数を保持するタイミングを定めるク
ロック信号をシステムクロックに切り換えている。これ
により係数用データ用のクロック信号と演算データ用の
システムクロックの位相や周期が相違しても、適切なタ
イミングで係数保持手段に係数値を保持させることがで
きる。また、ディジタルフィルタはその回路の殆どが乗
算手段と加算手段と係数保持手段で構成されている。し
たがって、テスト時に係数用のデータを別途生成するた
めの回路を縮小できる効果が大きい。
【００１６】請求項３記載の発明では、演算データは複
数のビットから構成された並列データであり、係数入力
経路切換手段はこの並列データの中の任意のビットを初
段に配置された係数保持手段に入力するようになってい
る。
数のビットから構成された並列データであり、係数入力
経路切換手段はこの並列データの中の任意のビットを初
段に配置された係数保持手段に入力するようになってい
る。
【００１７】すなわち請求項３記載の発明では、ディジ
タル集積回路において複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
タル集積回路において複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
【００１８】請求項４記載の発明では、演算データは複
数のビットから構成された並列データであり、係数入力
経路切換手段はこの並列データの中の任意のビットを初
段に配置された係数保持手段に入力するようになってい
る。
数のビットから構成された並列データであり、係数入力
経路切換手段はこの並列データの中の任意のビットを初
段に配置された係数保持手段に入力するようになってい
る。
【００１９】すなわち請求項４記載の発明では、ディジ
タルフィルタにおいて複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
タルフィルタにおいて複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
【００２０】請求項５記載の発明では、係数保持手段は
データフリップフロップ回路で構成されている。
データフリップフロップ回路で構成されている。
【００２１】すなわち請求項５記載の発明では、ディジ
タル集積回路において係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。
タル集積回路において係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。
【００２２】請求項６記載の発明では、係数保持手段は
データフリップフロップ回路で構成されている。
データフリップフロップ回路で構成されている。
【００２３】すなわち請求項６記載の発明では、ディジ
タルフィルタにおいて係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。特にディ
ジタルフィルタは多数の係数保持手段を備えることが多
いので、回路規模の増大を少なくする効果が大きい。
タルフィルタにおいて係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。特にディ
ジタルフィルタは多数の係数保持手段を備えることが多
いので、回路規模の増大を少なくする効果が大きい。
【００２４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２５】図１は、本発明の一実施例におけるディジ
タル集積回路の回路構成の概要を表わしたものである。
この図はディジタルフィルタの回路構成を表わしてい
る。ディジタルフィルタ１１は、乗算器１２1 〜１２4
を備えている。これらの乗算器１２1 〜１２4 に対応し
て、その乗算係数を保持する係数レジスタ１３1 〜１３
4 が配置されている。演算の対象となる演算データ１４
はＤフリップフロップ回路１５によってシステムクロッ
ク１６と同期が取られた後分岐されて、乗算器１２1 〜
１２4 に入力されている。Ｄフリップフロップ回路１７
1 〜１７4 と加算器１８1 〜１８3 はＤフリップフロッ
プ回路１７1 を先頭に１つずつ交互に直列接続されてい
る。Ｄフリップフロップ１７1 には乗算器１２1 の出力
が入力され、加算器１０８1 〜１０８3 にはそれぞれ乗
算器１２2 〜１２4 の出力が入力されている。またＤフ
リップフロップ回路１７1 〜１７4 には、システムクロ
ック信号１６がそれぞれ入力されている。
タル集積回路の回路構成の概要を表わしたものである。
この図はディジタルフィルタの回路構成を表わしてい
る。ディジタルフィルタ１１は、乗算器１２1 〜１２4
を備えている。これらの乗算器１２1 〜１２4 に対応し
て、その乗算係数を保持する係数レジスタ１３1 〜１３
4 が配置されている。演算の対象となる演算データ１４
はＤフリップフロップ回路１５によってシステムクロッ
ク１６と同期が取られた後分岐されて、乗算器１２1 〜
１２4 に入力されている。Ｄフリップフロップ回路１７
1 〜１７4 と加算器１８1 〜１８3 はＤフリップフロッ
プ回路１７1 を先頭に１つずつ交互に直列接続されてい
る。Ｄフリップフロップ１７1 には乗算器１２1 の出力
が入力され、加算器１０８1 〜１０８3 にはそれぞれ乗
算器１２2 〜１２4 の出力が入力されている。またＤフ
リップフロップ回路１７1 〜１７4 には、システムクロ
ック信号１６がそれぞれ入力されている。
【００２６】係数レジスタ１３1 〜１３4 にロードすべ
き係数データ１９はシリアルデータとなっており、シリ
アルインターフェイス２１を通じてセレクタ２２に入力
される。また、演算データ１４はパラレルデータになっ
ており、その第１ビット目の信号１４1 は分岐されてセ
レクタ２２に入力されている。セレクタ２２の出力は、
初段の係数レジスタ１３1 に入力されている。係数レジ
スタ１３1 の出力２３ 1 は、次段の係数レジスタ１３2
に入力されている。同様に係数レジスタ１３2の出力２
３2 はその次の段の係数レジスタ１３3 に、係数レジス
ア１３3 の出力２３3 は係数レジスタ１３4 に入力され
ている。このように係数レジスタ１３1〜１３4 は直列
に接続されている。これらの係数レジスタ１３1 〜１３
4 はＤフリップフロップ回路で構成されており、セレク
タ２４の出力２５がそのクロック信号として共通に入力
されている。
き係数データ１９はシリアルデータとなっており、シリ
アルインターフェイス２１を通じてセレクタ２２に入力
される。また、演算データ１４はパラレルデータになっ
ており、その第１ビット目の信号１４1 は分岐されてセ
レクタ２２に入力されている。セレクタ２２の出力は、
初段の係数レジスタ１３1 に入力されている。係数レジ
スタ１３1 の出力２３ 1 は、次段の係数レジスタ１３2
に入力されている。同様に係数レジスタ１３2の出力２
３2 はその次の段の係数レジスタ１３3 に、係数レジス
ア１３3 の出力２３3 は係数レジスタ１３4 に入力され
ている。このように係数レジスタ１３1〜１３4 は直列
に接続されている。これらの係数レジスタ１３1 〜１３
4 はＤフリップフロップ回路で構成されており、セレク
タ２４の出力２５がそのクロック信号として共通に入力
されている。
【００２７】セレクタ２４には係数レジスタ１３1 〜１
３4 に係数データ１９を取り込む際に用いるシリアルバ
スクロック２６がシリアルインターフェイス２７を通じ
て入力される。また、セレクタ２４の他方の入力にはシ
クテムクロック１６が入力されている。セレクタ２２お
よびセレクタ２４には、出力する信号を切り換えるため
のテスト制御信号２８がそれぞれ入力されている。セレ
クタ２２が係数データ１９を選択したときに、セレクタ
２４はシリアルバスクロック２６を選択する。また、セ
レクタ２２が演算データの第１ビット目の信号１４1 を
選択したときは、セレクタ２４はシステムクロックを選
択するようになっている。
３4 に係数データ１９を取り込む際に用いるシリアルバ
スクロック２６がシリアルインターフェイス２７を通じ
て入力される。また、セレクタ２４の他方の入力にはシ
クテムクロック１６が入力されている。セレクタ２２お
よびセレクタ２４には、出力する信号を切り換えるため
のテスト制御信号２８がそれぞれ入力されている。セレ
クタ２２が係数データ１９を選択したときに、セレクタ
２４はシリアルバスクロック２６を選択する。また、セ
レクタ２２が演算データの第１ビット目の信号１４1 を
選択したときは、セレクタ２４はシステムクロックを選
択するようになっている。
【００２８】図２は、図１に示したディジタルフィルタ
をバーンインテスト装置に接続した状態を表わしたもの
である。バーンインテストを行うときには、係数データ
１９およびシリアルバスクロック２６は用いないので、
ノイズの侵入を防止するためにこれらの信号の入力端３
１、３２を電圧源に接続しハイレベルに固定してある。
また、図１に示したセレクタ２２に第１ビット目の演算
データ１４1 を選択させるとともに、セレクタ２４にシ
ステムクロックを選択させるためにテスト制御信号の入
力端３３の電位をハイレベルにしてある。バーンインテ
スト装置３４は、演算の対象となる演算データ１４と、
システムクロック１６を発生するようになっている。
をバーンインテスト装置に接続した状態を表わしたもの
である。バーンインテストを行うときには、係数データ
１９およびシリアルバスクロック２６は用いないので、
ノイズの侵入を防止するためにこれらの信号の入力端３
１、３２を電圧源に接続しハイレベルに固定してある。
また、図１に示したセレクタ２２に第１ビット目の演算
データ１４1 を選択させるとともに、セレクタ２４にシ
ステムクロックを選択させるためにテスト制御信号の入
力端３３の電位をハイレベルにしてある。バーンインテ
スト装置３４は、演算の対象となる演算データ１４と、
システムクロック１６を発生するようになっている。
【００２９】バーンインテストを行うとき以外の通常動
作時には、入力端３３は接地されて用いられテスト制御
信号２８はローレベルになる。この状態では図１に示し
たセレクタ２２、２４はそれぞれ係数データ１９とシリ
アルバスクロック２６を選択する。したがって、シリア
ルバスクロック２６に同期して係数レジスタ１３1 〜１
３4 に係数データ１９がロードされる。係数レジスタ１
３1 〜１３4 は直列に接続されているのでシフトレジス
タの様に動作し、初段から順次後段の係数レジスタに係
数データが送られる。一方、Ｄフリップフロップ回路１
５およびＤフリップフロップ回路１７1 〜１７4 には、
システムクロックが入力されているので、演算データの
入力されるタイミングに同期して乗算器１２1 〜１２4
の乗算結果が順次加算される。
作時には、入力端３３は接地されて用いられテスト制御
信号２８はローレベルになる。この状態では図１に示し
たセレクタ２２、２４はそれぞれ係数データ１９とシリ
アルバスクロック２６を選択する。したがって、シリア
ルバスクロック２６に同期して係数レジスタ１３1 〜１
３4 に係数データ１９がロードされる。係数レジスタ１
３1 〜１３4 は直列に接続されているのでシフトレジス
タの様に動作し、初段から順次後段の係数レジスタに係
数データが送られる。一方、Ｄフリップフロップ回路１
５およびＤフリップフロップ回路１７1 〜１７4 には、
システムクロックが入力されているので、演算データの
入力されるタイミングに同期して乗算器１２1 〜１２4
の乗算結果が順次加算される。
【００３０】バーンインテストを行うときは図２に示し
たように入力端３３の電位はハイレベルにされる。その
ため、演算データの第１ビット目の信号１４1 がセレク
タ２２から出力される。またシステムクロック１６がセ
レクタ２４から出力される。そして、バーンインテスト
装置３４から入力される演算データ１４の第１ビット目
の信号１４1 が初段の係数レジスタ１３1 に入力され
る。また、バーンインテスト装置３４から入力されるシ
ステムクロック１６が、各係数レジスタ１３1 〜１３4
のクロック信号として入力される。したがって、演算デ
ータ１４1 の値がシステムクロック１６に同期して初段
の係数レジスタ１３1 から順次後段にロードされる。
たように入力端３３の電位はハイレベルにされる。その
ため、演算データの第１ビット目の信号１４1 がセレク
タ２２から出力される。またシステムクロック１６がセ
レクタ２４から出力される。そして、バーンインテスト
装置３４から入力される演算データ１４の第１ビット目
の信号１４1 が初段の係数レジスタ１３1 に入力され
る。また、バーンインテスト装置３４から入力されるシ
ステムクロック１６が、各係数レジスタ１３1 〜１３4
のクロック信号として入力される。したがって、演算デ
ータ１４1 の値がシステムクロック１６に同期して初段
の係数レジスタ１３1 から順次後段にロードされる。
【００３１】このように、係数レジスタ１３1 〜１３4
を直列接続しているので、１つのシリアルデータを入力
することによって複数の係数レジスタに係数値をロード
することができる。また、バーンインテスト時に、演算
データの一部を係数レジスタに入力したので、演算デー
タ以外に係数用のデータを用意する必要がない。このた
め、バーンインテスト装置側から発生する信号はクロッ
ク信号と演算データだけでよくなり、テスト装置側の構
成の簡略化を図ることができる。
を直列接続しているので、１つのシリアルデータを入力
することによって複数の係数レジスタに係数値をロード
することができる。また、バーンインテスト時に、演算
データの一部を係数レジスタに入力したので、演算デー
タ以外に係数用のデータを用意する必要がない。このた
め、バーンインテスト装置側から発生する信号はクロッ
ク信号と演算データだけでよくなり、テスト装置側の構
成の簡略化を図ることができる。
【００３２】図３は、システムクロックと演算データの
第１ビット目の信号の一例を表わしたものである。シス
テムクロック（同図ａ）に対して、演算データの第１ビ
ット目の信号（同図ｂ）はその周波数が２分の１になっ
ている。また、係数レジスタはシクテムクロックの立ち
上がり時点で入力された演算データの値を保持するよう
になっている。したがって、係数レジスタ１３1 〜１３
4 には、“０”と“１”が交互に保持される。
第１ビット目の信号の一例を表わしたものである。シス
テムクロック（同図ａ）に対して、演算データの第１ビ
ット目の信号（同図ｂ）はその周波数が２分の１になっ
ている。また、係数レジスタはシクテムクロックの立ち
上がり時点で入力された演算データの値を保持するよう
になっている。したがって、係数レジスタ１３1 〜１３
4 には、“０”と“１”が交互に保持される。
【００３３】変形例
【００３４】図４は、本発明の変形例におけるディジタ
ルフィルタの回路構成を表わしたものである。図１と同
一の回路部分には同一の符号を付してあり、これらの説
明を適宜省略する。このディジタルフィルタ４１は、
“０”と“１”を交互に繰り返すバーンインテスト用の
演算データをその内部で発生する回路を備えている。演
算データ１４は、セレクタ４２に入力されている。セレ
クタ４２の出力はＤフリップフロップ回路１５に入力さ
れている。Ｄフリップフロップ回路１５の反転出力４３
は、セレクタ４２の他方の入力に接続されている。セレ
クタ４２は、テスト制御信号２８がハイレベルのとき
に、Ｄフリップフロップ回路１５の反転出力４３を出力
し、テスト制御信号２８がローレベルのとき、演算デー
タ１４を選択するようになっている。また、図１では、
演算データの第１ビット目の信号１４ 1 がセレクタ２２
に入力されていたが、これに代えてＤフリップフロップ
回路１５の反転出力４３がセレクタ２２に入力されてい
る。
ルフィルタの回路構成を表わしたものである。図１と同
一の回路部分には同一の符号を付してあり、これらの説
明を適宜省略する。このディジタルフィルタ４１は、
“０”と“１”を交互に繰り返すバーンインテスト用の
演算データをその内部で発生する回路を備えている。演
算データ１４は、セレクタ４２に入力されている。セレ
クタ４２の出力はＤフリップフロップ回路１５に入力さ
れている。Ｄフリップフロップ回路１５の反転出力４３
は、セレクタ４２の他方の入力に接続されている。セレ
クタ４２は、テスト制御信号２８がハイレベルのとき
に、Ｄフリップフロップ回路１５の反転出力４３を出力
し、テスト制御信号２８がローレベルのとき、演算デー
タ１４を選択するようになっている。また、図１では、
演算データの第１ビット目の信号１４ 1 がセレクタ２２
に入力されていたが、これに代えてＤフリップフロップ
回路１５の反転出力４３がセレクタ２２に入力されてい
る。
【００３５】テスト制御信号２８がハイレベルになる
と、Ｄフリップフロップ回路１５は、その反転出力４３
が入力にフィードバックされるので、Ｔフリップフロッ
プ回路として動作する。すなわち、システムクロック１
６が入力されるごとにその出力は反転するようになる。
このため、バーンインテスト時にシクテムクロック１６
を与えるだけで、図３のｂに示した演算データを入力し
た場合と同様の試験を行うことができる。
と、Ｄフリップフロップ回路１５は、その反転出力４３
が入力にフィードバックされるので、Ｔフリップフロッ
プ回路として動作する。すなわち、システムクロック１
６が入力されるごとにその出力は反転するようになる。
このため、バーンインテスト時にシクテムクロック１６
を与えるだけで、図３のｂに示した演算データを入力し
た場合と同様の試験を行うことができる。
【００３６】以上説明した実施例および変形例ではディ
ジタルフィルタを例に説明したが、乗算器や除算器など
の係数を必要とする演算回路を備え、これらに外部から
係数を設定するようになっているディジタル集積回路で
あれば本発明を適用することができる。また、実施例で
は、バーンインテスト装置からシステムクロックの２倍
の周期の演算データを与えているが、この演算データの
信号パターンを様々に変化させれば、より効果的なダイ
ナミックバーンインテストを行うことができる。この場
合でも、１つのシリアル信号を生成すればよいので、パ
ラレル信号を必要とする場合に比べて、バーンインテス
ト装置が複雑になり難い。
ジタルフィルタを例に説明したが、乗算器や除算器など
の係数を必要とする演算回路を備え、これらに外部から
係数を設定するようになっているディジタル集積回路で
あれば本発明を適用することができる。また、実施例で
は、バーンインテスト装置からシステムクロックの２倍
の周期の演算データを与えているが、この演算データの
信号パターンを様々に変化させれば、より効果的なダイ
ナミックバーンインテストを行うことができる。この場
合でも、１つのシリアル信号を生成すればよいので、パ
ラレル信号を必要とする場合に比べて、バーンインテス
ト装置が複雑になり難い。
【００３７】
【発明の効果】このように請求項１記載の発明によれ
ば、保持された値が順次シフトされるように係数保持手
段を直列に接続したので、初段の係数保持手段に与える
係数値を順次変化させるだけで、複数の係数保持手段に
任意の値を設定することができる。また、テストモード
に設定されたときは演算手段に入力される演算データを
分岐して係数保持手段に入力している。このためテスト
時に、係数保持手段に保持させる係数を演算データと別
途生成する必要が無く、外部に設けるテスト信号発生回
路の簡略化を図ることができる。たとえば、ダイナミッ
クバーンインテストに相当する試験をクロックバーンイ
ンテスト装置のような簡単なテスト装置で行うことが可
能になる。また、外部から係数をロードするので、テス
ト用の係数発生のためにディジタル集積回路自体の回路
規模の増大を少なく抑えることができる。
ば、保持された値が順次シフトされるように係数保持手
段を直列に接続したので、初段の係数保持手段に与える
係数値を順次変化させるだけで、複数の係数保持手段に
任意の値を設定することができる。また、テストモード
に設定されたときは演算手段に入力される演算データを
分岐して係数保持手段に入力している。このためテスト
時に、係数保持手段に保持させる係数を演算データと別
途生成する必要が無く、外部に設けるテスト信号発生回
路の簡略化を図ることができる。たとえば、ダイナミッ
クバーンインテストに相当する試験をクロックバーンイ
ンテスト装置のような簡単なテスト装置で行うことが可
能になる。また、外部から係数をロードするので、テス
ト用の係数発生のためにディジタル集積回路自体の回路
規模の増大を少なく抑えることができる。
【００３８】また請求項２記載の発明によれば、演算デ
ータが係数保持手段に入力されるように入力経路を切り
換えるとともに、係数を保持するタイミングを表わした
クロック信号をシステムクロックに切り換えている。こ
れにより係数用データ用のクロック信号と演算データ用
のシステムクロックの位相や周期が相違しても、適切な
タイミングで係数保持手段に係数値を保持させることが
できる。また、ディジタルフィルタはその回路の殆どが
乗算手段と加算手段と係数保持手段で構成されている。
したがって、テスト時に係数用のデータを別途生成する
ための回路を縮小できる効果が大きい。
ータが係数保持手段に入力されるように入力経路を切り
換えるとともに、係数を保持するタイミングを表わした
クロック信号をシステムクロックに切り換えている。こ
れにより係数用データ用のクロック信号と演算データ用
のシステムクロックの位相や周期が相違しても、適切な
タイミングで係数保持手段に係数値を保持させることが
できる。また、ディジタルフィルタはその回路の殆どが
乗算手段と加算手段と係数保持手段で構成されている。
したがって、テスト時に係数用のデータを別途生成する
ための回路を縮小できる効果が大きい。
【００３９】さらに請求項３記載の発明によれば、ディ
ジタル集積回路において複数のビットからなる演算デー
タのうちの任意のビットを、テストモードに設定された
とき係数保持手段に入力するデータとして利用してい
る。係数保持手段にはシリアルデータを入力すれば良い
ので、パラレル構成された演算データのうちの任意のビ
ットを利用することで、テスト装置の簡略化を図ること
ができる。
ジタル集積回路において複数のビットからなる演算デー
タのうちの任意のビットを、テストモードに設定された
とき係数保持手段に入力するデータとして利用してい
る。係数保持手段にはシリアルデータを入力すれば良い
ので、パラレル構成された演算データのうちの任意のビ
ットを利用することで、テスト装置の簡略化を図ること
ができる。
【００４０】また請求項４記載の発明によれば、ディジ
タルフィルタにおいて複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
係数保持手段にはシリアルデータを入力すればよいの
で、パラレル構成された演算データのうちの任意のビッ
トを利用することで、テスト装置の簡略化を図ることが
できる。
タルフィルタにおいて複数のビットからなる演算データ
のうちの任意のビットを、テストモードに設定されたと
き係数保持手段に入力するデータとして利用している。
係数保持手段にはシリアルデータを入力すればよいの
で、パラレル構成された演算データのうちの任意のビッ
トを利用することで、テスト装置の簡略化を図ることが
できる。
【００４１】さらに請求項５記載の発明によれば、ディ
ジタル集積回路において係数保持手段をＤフリップフロ
ップ回路で構成している。セット・リセット機能を備え
たフリップフロップ回路に比べて、Ｄフリップフロップ
回路はその回路規模を小さくすることができる。
ジタル集積回路において係数保持手段をＤフリップフロ
ップ回路で構成している。セット・リセット機能を備え
たフリップフロップ回路に比べて、Ｄフリップフロップ
回路はその回路規模を小さくすることができる。
【００４２】また請求項６記載の発明によれば、ディジ
タルフィルタにおいて係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。特にディ
ジタルフィルタは多数の係数保持手段を備えることが多
いので、回路規模の増大を少なくする効果が大きい。
タルフィルタにおいて係数保持手段をＤフリップフロッ
プ回路で構成している。セット・リセット機能を備えた
フリップフロップ回路に比べて、Ｄフリップフロップ回
路はその回路規模を小さくすることができる。特にディ
ジタルフィルタは多数の係数保持手段を備えることが多
いので、回路規模の増大を少なくする効果が大きい。
【図１】本発明の一実施例におけるディジタル集積回路
の回路構成の概要を表わしたブロック図である。
の回路構成の概要を表わしたブロック図である。
【図２】図１に示したディジタルフィルタをバーンイン
テスト装置に接続した状態を表わした説明図である。
テスト装置に接続した状態を表わした説明図である。
【図３】システムクロックと演算データの第１ビット目
の信号の一例を表わした波形図である。
の信号の一例を表わした波形図である。
【図４】本発明の変形例におけるディジタルフィルタの
回路構成を表わしたブロック図である。
回路構成を表わしたブロック図である。
【図５】従来から用いられているディジタルフィルタの
回路構成の概要を表わしたブロック図である。
回路構成の概要を表わしたブロック図である。
【図６】従来から用いられている係数レジスタに設定可
能な値の自由度を高くしたディジタルフィルタの回路構
成の概要を表わしたブロック図である。
能な値の自由度を高くしたディジタルフィルタの回路構
成の概要を表わしたブロック図である。
１１ ディジタルフィルタ １２1 〜１２4 乗算器 １３1 〜１３4 係数レジスタ １６ システムクロック １９ 係数データ ２２、２４ セレクタ ２６ シリアルバスクロック ２８ テスト制御信号
Claims (6)
- 【請求項１】 演算の対象として入力される演算データ
と所定の係数との間で予め定められた演算を行う複数の
演算手段と、 これら演算手段で用いられる係数をそれぞれ保持すると
ともに、所定のクロックに合わせて保持した値が次段に
転送されるように直列接続された複数の係数保持手段
と、 係数および演算データを与えて動作試験を行うための所
定のテストモードに設定されたとき前記演算手段に入力
される演算データを分岐して初段に配置された係数保持
手段に入力し、前記テストモードに設定されていないと
きは演算データとは別に用意された係数データを初段に
配置された係数保持手段に入力する係数入力経路切換手
段とを具備することを特徴とするディジタル集積回路。 - 【請求項２】 演算の対象として入力される演算データ
と所定の係数との間で乗算を行う複数の演算手段と、 これら演算手段の出力する乗算結果を前記演算データの
入力タイミングを表わしたシステムクロックに従って順
次加算する複数の加算手段と、 前記演算手段で用いられる係数をそれぞれ保持するとと
もに、入力されるクロックに従って保持した値が次段に
転送されるように直列接続された複数の係数保持手段
と、 係数および演算データを与えて動作試験を行うための所
定のテストモードに設定されたときは前記演算手段に入
力される演算データを分岐して初段に配置された係数保
持手段に入力し、前記テストモードに設定されていない
ときは演算データとは別に用意された係数データを初段
に配置された係数保持手段に入力する係数入力経路切換
手段と、 前記テストモードに設定されたときは前記係数保持手段
に前記システムクロックを入力し、テストモードに設定
されていないときは前記演算データとは別に用意された
前記係数データを入力する際に用いる所定の係数用クロ
ック信号を前記係数保持手段に入力するクロック入力経
路切換手段とを具備することを特徴とするディジタルフ
ィルタ。 - 【請求項３】 前記演算データは、複数のビットから構
成された並列データであり、前記係数入力経路切換手段
は、この並列データの中の任意のビットを初段に配置さ
れた係数保持手段に入力することを特徴とする請求項１
記載のディジタル集積回路。 - 【請求項４】 前記演算データは、複数のビットから構
成された並列データであり、前記係数入力経路切換手段
は、この並列データの中の任意のビットを初段に配置さ
れた係数保持手段に入力することを特徴とする請求項２
記載のディジタルフィルタ。 - 【請求項５】 前記係数保持手段は、データフリップフ
ロップ回路であることを特徴とする請求項１記載のディ
ジタル集積回路。 - 【請求項６】 前記係数保持手段は、データフリップフ
ロップ回路であることを特徴とする請求項２記載のディ
ジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030326A JP2685012B2 (ja) | 1995-02-20 | 1995-02-20 | ディジタル集積回路およびディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030326A JP2685012B2 (ja) | 1995-02-20 | 1995-02-20 | ディジタル集積回路およびディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221292A JPH08221292A (ja) | 1996-08-30 |
| JP2685012B2 true JP2685012B2 (ja) | 1997-12-03 |
Family
ID=12300696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7030326A Expired - Fee Related JP2685012B2 (ja) | 1995-02-20 | 1995-02-20 | ディジタル集積回路およびディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685012B2 (ja) |
-
1995
- 1995-02-20 JP JP7030326A patent/JP2685012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08221292A (ja) | 1996-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |