JP2868038B2 - 半導体集積回路装置のテスト回路 - Google Patents
半導体集積回路装置のテスト回路Info
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- JP2868038B2 JP2868038B2 JP4048164A JP4816492A JP2868038B2 JP 2868038 B2 JP2868038 B2 JP 2868038B2 JP 4048164 A JP4048164 A JP 4048164A JP 4816492 A JP4816492 A JP 4816492A JP 2868038 B2 JP2868038 B2 JP 2868038B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置の
テスト回路、特にスキャンパス方式のテスト回路に関す
るものである。
テスト回路、特にスキャンパス方式のテスト回路に関す
るものである。
【０００２】
【従来の技術】図４は従来のスキャンパス方式のテスト
回路の構成を示すブロック図である。図中、１は機能モ
ジュール、２はスキャンパスである。機能モジュール１
は、例えばＲＡＭやＲＯＭ等の記憶回路でもよいし、乗
算器やＰＬＡなどでもよい。
回路の構成を示すブロック図である。図中、１は機能モ
ジュール、２はスキャンパスである。機能モジュール１
は、例えばＲＡＭやＲＯＭ等の記憶回路でもよいし、乗
算器やＰＬＡなどでもよい。
【０００３】次にスキャンパス２の動作を説明する。は
じめに、半導体集積回路装置の通常動作時は、スキャン
パス２はパラレル入力端子（Ｉｎ−１〜Ｉ０）からの信
号をそのままパラレル出力端子（Ｏｎ−１′〜Ｏ０）へ
伝える。従って、半導体集積回路装置内の他の機能モジ
ュール（図示せず）からの信号がスキャンパス２を通し
て機能モジュール１の入力端子（Ａｎ−１〜Ａ０）に伝
わり、所望の動作が行われる。
じめに、半導体集積回路装置の通常動作時は、スキャン
パス２はパラレル入力端子（Ｉｎ−１〜Ｉ０）からの信
号をそのままパラレル出力端子（Ｏｎ−１′〜Ｏ０）へ
伝える。従って、半導体集積回路装置内の他の機能モジ
ュール（図示せず）からの信号がスキャンパス２を通し
て機能モジュール１の入力端子（Ａｎ−１〜Ａ０）に伝
わり、所望の動作が行われる。
【０００４】これに対しテスト時には、スキャンパス２
はシリアルシフト動作を行い、シリアル入力端子ＳＩか
らテストデータをシリアル入力し機能モジュール１の入
力端子（Ａｎ−１〜Ａ０）に与える。なお、スキャンパ
ス２のシリアル出力ＳＯは、スキャンパス２のシフト動
作をテストしたり、他の機能モジュールからの信号をシ
リアルに読み出すために用いられる。
はシリアルシフト動作を行い、シリアル入力端子ＳＩか
らテストデータをシリアル入力し機能モジュール１の入
力端子（Ａｎ−１〜Ａ０）に与える。なお、スキャンパ
ス２のシリアル出力ＳＯは、スキャンパス２のシフト動
作をテストしたり、他の機能モジュールからの信号をシ
リアルに読み出すために用いられる。
【０００５】図５に、スキャンパス２の構成例を示す。
ここでは、４ビットのスキャンパスを示している。図
中、３はスキャンレジスタであり、スキャンパス２はス
キャンレジスタ３を直列接続することによって構成され
ている。
ここでは、４ビットのスキャンパスを示している。図
中、３はスキャンレジスタであり、スキャンパス２はス
キャンレジスタ３を直列接続することによって構成され
ている。
【０００６】さて、このように構成されたスキャンパス
にテストデータを与える方法として、全周期系列をシフ
トインする方法がある。この方法によれば、１ビットの
シフト動作で機能モジュールに対するテストデータを更
新できる。ここで、例えば全周期系列「００００１１１
１０１０１１００１０００」をこの順で図５のシリアル
入力端子ＳＩからシフトインすることを考えてみる。こ
の様子を図６に示す。
にテストデータを与える方法として、全周期系列をシフ
トインする方法がある。この方法によれば、１ビットの
シフト動作で機能モジュールに対するテストデータを更
新できる。ここで、例えば全周期系列「００００１１１
１０１０１１００１０００」をこの順で図５のシリアル
入力端子ＳＩからシフトインすることを考えてみる。こ
の様子を図６に示す。
【０００７】まず、最初の４回のシフト動作で４つのス
キャンレジスタの保持する値はすべて０になる。次のシ
フト動作では１がシフトインされるので、スキャンレジ
スタの内容は、１０００になる。その次のシフト動作で
はもう一度１がシフトインされるので、スキャンレジス
タの内容は、１１００になる。このように、１ビットの
シフト動作によってスキャンパス２内のテストデータが
更新されて行く。
キャンレジスタの保持する値はすべて０になる。次のシ
フト動作では１がシフトインされるので、スキャンレジ
スタの内容は、１０００になる。その次のシフト動作で
はもう一度１がシフトインされるので、スキャンレジス
タの内容は、１１００になる。このように、１ビットの
シフト動作によってスキャンパス２内のテストデータが
更新されて行く。
【０００８】図６の１０進表示に示すように、テストデ
ータは０、８、１２、１４、．．．、４、２、１と更新
される。これらの値はすべて異なり、０〜１５（２4 −
１）の値を尽くしている。一般に、ｎ次の全周期系列を
用いれば、０〜２n −１の値を尽くすようにテストデー
タを与えることができる。例えば、ｎビットのアドレス
を持つメモリ回路に適用すれば、０番地から２n −１番
地のテストアドレスを順次発生できる。
ータは０、８、１２、１４、．．．、４、２、１と更新
される。これらの値はすべて異なり、０〜１５（２4 −
１）の値を尽くしている。一般に、ｎ次の全周期系列を
用いれば、０〜２n −１の値を尽くすようにテストデー
タを与えることができる。例えば、ｎビットのアドレス
を持つメモリ回路に適用すれば、０番地から２n −１番
地のテストアドレスを順次発生できる。
【０００９】ところで、機能モジュール１のテストを行
う場合、テストデータの順序が問題になることがある。
特に、機能モジュール１が記憶素子を含む場合は、テス
トデータの順序をさまざまに変化させてテストすること
が望ましい。図５の回路では、別の全周期系列をシフト
インすることによってこれが実現できる。例えば、全周
期系列「０００１００１１０１０１１１１００００」を
この順で図５のシリアル入力端子ＳＩからシフトインす
ることを考えてみる。この様子を図７に示す。
う場合、テストデータの順序が問題になることがある。
特に、機能モジュール１が記憶素子を含む場合は、テス
トデータの順序をさまざまに変化させてテストすること
が望ましい。図５の回路では、別の全周期系列をシフト
インすることによってこれが実現できる。例えば、全周
期系列「０００１００１１０１０１１１１００００」を
この順で図５のシリアル入力端子ＳＩからシフトインす
ることを考えてみる。この様子を図７に示す。
【００１０】最初の４回のシフト動作でスキャンパスの
保持する値は１０００になる。次のシフト動作では０が
シフトインされるので、スキャンレジスタの内容は、０
１００になる。その次のシフト動作ではもう一度０がシ
フトインされるので、スキャンレジスタの内容は、００
１０になる。このように、１ビットのシフト動作によっ
てスキャンパス２内のテストデータが更新されて行く。
図７の１０進表示に示すように、テストデータは８、
４、２、．．．、３、１、０と更新される。
保持する値は１０００になる。次のシフト動作では０が
シフトインされるので、スキャンレジスタの内容は、０
１００になる。その次のシフト動作ではもう一度０がシ
フトインされるので、スキャンレジスタの内容は、００
１０になる。このように、１ビットのシフト動作によっ
てスキャンパス２内のテストデータが更新されて行く。
図７の１０進表示に示すように、テストデータは８、
４、２、．．．、３、１、０と更新される。
【００１１】ここで、図６と図７の１０進表示を比較し
てみると、部分的に同じ順序でデータが生成されてい
る。すなわち、図６および図７において、１４→１５→
７→１１→５→１０→１３のデータ順序は共通である。
このことは、全周期系列を替えても、データ順序は部分
的に同じものが多いことを意味する。これは、スキャン
パスの動作がシフト動作であるために前後のデータに相
関関係が強いからである。
てみると、部分的に同じ順序でデータが生成されてい
る。すなわち、図６および図７において、１４→１５→
７→１１→５→１０→１３のデータ順序は共通である。
このことは、全周期系列を替えても、データ順序は部分
的に同じものが多いことを意味する。これは、スキャン
パスの動作がシフト動作であるために前後のデータに相
関関係が強いからである。
【００１２】
【発明が解決しようとする課題】以上のように従来のス
キャンパスに全周期系列をシフトインする方式では、全
周期系列を替えても部分的に同じような順序でテストデ
ータが生成されることが多く、機能モジュールのテスト
の質が落ちるという問題があった。
キャンパスに全周期系列をシフトインする方式では、全
周期系列を替えても部分的に同じような順序でテストデ
ータが生成されることが多く、機能モジュールのテスト
の質が落ちるという問題があった。
【００１３】この発明は、スキャンパスに全周期系列を
シフトインしテストデータを生成するテスト方式を用い
ながら、スキャンパスの順序を入れ換えることにより、
大きく異なるデータ系列を生成し質の高いテストを行う
ことが可能な半導体集積回路装置のテスト回路を提供す
ることある。
シフトインしテストデータを生成するテスト方式を用い
ながら、スキャンパスの順序を入れ換えることにより、
大きく異なるデータ系列を生成し質の高いテストを行う
ことが可能な半導体集積回路装置のテスト回路を提供す
ることある。
【００１４】
【課題を解決するための手段】この発明の半導体集積回
路装置のテスト回路は、第１のマルチプレクサ、第１の
マルチプレクサの出力をシリアル入力とする第１のスキ
ャンパス、第１のスキャンパスのシリアル出力を第１の
データ入力し第２のデータ入力を第１のマルチプレクサ
の第１のデータ入力と共通にする第２のマルチプレクサ
および第２のマルチプレクサの出力をシリアル入力とし
シリアル出力を第１のマルチプレクサの第２のデータ入
力とする第２のスキャンパスを備え、かつ第１および第
２のマルチプレクサは、共通の制御入力により、ともに
第１またはともに第２のデータ入力が選択されるように
したものである。
路装置のテスト回路は、第１のマルチプレクサ、第１の
マルチプレクサの出力をシリアル入力とする第１のスキ
ャンパス、第１のスキャンパスのシリアル出力を第１の
データ入力し第２のデータ入力を第１のマルチプレクサ
の第１のデータ入力と共通にする第２のマルチプレクサ
および第２のマルチプレクサの出力をシリアル入力とし
シリアル出力を第１のマルチプレクサの第２のデータ入
力とする第２のスキャンパスを備え、かつ第１および第
２のマルチプレクサは、共通の制御入力により、ともに
第１またはともに第２のデータ入力が選択されるように
したものである。
【００１５】
【作用】たとえ同じ全周期系列を用いても、第１および
第２のマルチプレクサにおいて第１のデータ入力が選択
されているか第２のデータ入力が選択されているかによ
って、シリアルシフトの経路が第１のスキャンパスから
第２のスキャンパスの順、あるいは第２のスキャンパス
から第１のスキャンパスの順と変わり、このスキャンパ
スの順序に応じて異なるテストデータが生成される。
第２のマルチプレクサにおいて第１のデータ入力が選択
されているか第２のデータ入力が選択されているかによ
って、シリアルシフトの経路が第１のスキャンパスから
第２のスキャンパスの順、あるいは第２のスキャンパス
から第１のスキャンパスの順と変わり、このスキャンパ
スの順序に応じて異なるテストデータが生成される。
【００１６】
【実施例】 実施例１．図１は本発明の一実施例のテスト回路の構成
を示すブロック図である。図中、１は機能モジュール、
２ａおよび２ｂはスキャンパス、４ａおよび４ｂはマル
チプレクサであり、テスト回路はスキャンパス２ａ、２
ｂおよびマルチプレクサ４ａ、４ｂから構成される。
を示すブロック図である。図中、１は機能モジュール、
２ａおよび２ｂはスキャンパス、４ａおよび４ｂはマル
チプレクサであり、テスト回路はスキャンパス２ａ、２
ｂおよびマルチプレクサ４ａ、４ｂから構成される。
【００１７】ここで、マルチプレクサ４ａの出力はスキ
ャンパス２ａのシリアル入力に接続し、マルチプレクサ
４ｂの出力はスキャンパス２ｂのシリアル入力に接続し
ている。また、スキャンパス２ａのシリアル出力をマル
チプレクサ４ｂのデータ入力Ａに接続し、マルチプレク
サ４ｂのデータ入力Ｂは、マルチプレクサ４ａのデータ
入力Ａと共通に接続するとともに、スキャンパス２ｂの
シリアル出力をマルチプレクサ４ａのデータ入力Ｂに接
続している。更に、マルチプレクサ４ａの制御入力とマ
ルチプレクサ４ｂの制御入力には共通の制御信号ＡＢが
与えられる。
ャンパス２ａのシリアル入力に接続し、マルチプレクサ
４ｂの出力はスキャンパス２ｂのシリアル入力に接続し
ている。また、スキャンパス２ａのシリアル出力をマル
チプレクサ４ｂのデータ入力Ａに接続し、マルチプレク
サ４ｂのデータ入力Ｂは、マルチプレクサ４ａのデータ
入力Ａと共通に接続するとともに、スキャンパス２ｂの
シリアル出力をマルチプレクサ４ａのデータ入力Ｂに接
続している。更に、マルチプレクサ４ａの制御入力とマ
ルチプレクサ４ｂの制御入力には共通の制御信号ＡＢが
与えられる。
【００１８】次に、制御信号ＡＢが０の場合、マルチプ
レクサ４ａ，４ｂはデータ入力Ａ側を選択し、ＡＢが１
の場合はデータ入力Ｂ側を選択するものと仮定して動作
を説明する。半導体集積回路装置の通常動作時は、スキ
ャンパス２ａ、２ｂはパラレル入力端子（Ｉｎ−１〜Ｉ
０）からの信号をそのままパラレル出力端子（Ｏｎ−１
〜Ｏ０）へ伝える。従って、半導体集積回路装置内の他
の機能モジュールからの信号が機能モジュール１の入力
端子（Ａｎ−１〜Ａ０）に伝わり、所望の動作が行われ
る。
レクサ４ａ，４ｂはデータ入力Ａ側を選択し、ＡＢが１
の場合はデータ入力Ｂ側を選択するものと仮定して動作
を説明する。半導体集積回路装置の通常動作時は、スキ
ャンパス２ａ、２ｂはパラレル入力端子（Ｉｎ−１〜Ｉ
０）からの信号をそのままパラレル出力端子（Ｏｎ−１
〜Ｏ０）へ伝える。従って、半導体集積回路装置内の他
の機能モジュールからの信号が機能モジュール１の入力
端子（Ａｎ−１〜Ａ０）に伝わり、所望の動作が行われ
る。
【００１９】テスト時には、スキャンパス２ａおよび２
ｂはシリアルシフト動作を行い、シリアル入力端子ＳＩ
からテストデータをシリアル入力し機能モジュール１の
入力端子（Ａｎ−１〜Ａ０）に与える。このシフト動作
には、制御信号ＡＢが影響を与える。
ｂはシリアルシフト動作を行い、シリアル入力端子ＳＩ
からテストデータをシリアル入力し機能モジュール１の
入力端子（Ａｎ−１〜Ａ０）に与える。このシフト動作
には、制御信号ＡＢが影響を与える。
【００２０】まず、制御信号ＡＢが０の時、マルチプレ
クサ４ａおよび４ｂはデータ入力Ａ側を選択する。この
時、シリアルシフトの経路はスキャンパス２ａからスキ
ャンパス２ｂの順で構成される。他方、制御信号ＡＢが
１の時は、マルチプレクサ４ａおよび４ｂはデータ入力
Ｂ側を選択する。この時、シリアルシフトの経路はスキ
ャンパス２ｂからスキャンパス２ａの順で構成される。
クサ４ａおよび４ｂはデータ入力Ａ側を選択する。この
時、シリアルシフトの経路はスキャンパス２ａからスキ
ャンパス２ｂの順で構成される。他方、制御信号ＡＢが
１の時は、マルチプレクサ４ａおよび４ｂはデータ入力
Ｂ側を選択する。この時、シリアルシフトの経路はスキ
ャンパス２ｂからスキャンパス２ａの順で構成される。
【００２１】図２は図１のテスト回路の具体的な構成例
を示す回路図である。図中、３はスキャンレジスタであ
る。
を示す回路図である。図中、３はスキャンレジスタであ
る。
【００２２】一例として、全周期系列「００００１１１
１０１０１１００１０００」をこの順でシリアル入力端
子ＳＩからシフトインすることを考えてみる。前述した
ように、制御信号ＡＢの値によって動作は異なる。
１０１０１１００１０００」をこの順でシリアル入力端
子ＳＩからシフトインすることを考えてみる。前述した
ように、制御信号ＡＢの値によって動作は異なる。
【００２３】制御信号ＡＢが０の時、マルチプレクサ４
ａおよび４ｂはデータ入力Ａ側を選択する。この時、ス
キャンレジスタはＡ３、Ａ２、Ａ１、Ａ０の順に直列接
続される。従って、この時は、図５の回路と同じ動作を
する。一方、制御信号ＡＢが１の時は、マルチプレクサ
４ａおよび４ｂはデータ入力Ｂ側を選択する。この時、
スキャンレジスタはＡ１、Ａ０、Ａ３、Ａ２の順に直列
接続される。
ａおよび４ｂはデータ入力Ａ側を選択する。この時、ス
キャンレジスタはＡ３、Ａ２、Ａ１、Ａ０の順に直列接
続される。従って、この時は、図５の回路と同じ動作を
する。一方、制御信号ＡＢが１の時は、マルチプレクサ
４ａおよび４ｂはデータ入力Ｂ側を選択する。この時、
スキャンレジスタはＡ１、Ａ０、Ａ３、Ａ２の順に直列
接続される。
【００２４】図３に、ＡＢが０の場合とＡＢが１の場合
の動作を示す。同図に示すようにＡＢが０の場合は、１
０進表示に示すようにテストデータは０、８、１２、１
４、．．．、４、２、１と更新される。一方、ＡＢが１
の場合は、１０進表示に示すようにテストデータは０、
２、３、１１、．．．、１、８、４と更新される。
の動作を示す。同図に示すようにＡＢが０の場合は、１
０進表示に示すようにテストデータは０、８、１２、１
４、．．．、４、２、１と更新される。一方、ＡＢが１
の場合は、１０進表示に示すようにテストデータは０、
２、３、１１、．．．、１、８、４と更新される。
【００２５】これらの２つのデータ順序を比較すると、
５→１０の順序だけは共通であるが他には全く共通する
部分がない。これは図６の従来例の場合と違って、大き
く異なる２つのデータ系列が得られることを意味してお
り、これによって質の高いテストを行うことができる。
５→１０の順序だけは共通であるが他には全く共通する
部分がない。これは図６の従来例の場合と違って、大き
く異なる２つのデータ系列が得られることを意味してお
り、これによって質の高いテストを行うことができる。
【００２６】
【発明の効果】以上のようにこの発明によれば、スキャ
ンパスの順序を入れ換える手順を備えたことにより、同
じ全周期系列を用いて大きく異なる２つのテストデータ
系列を生成でき、機能モジュールに対して質の高いテス
トを行うことができる。
ンパスの順序を入れ換える手順を備えたことにより、同
じ全周期系列を用いて大きく異なる２つのテストデータ
系列を生成でき、機能モジュールに対して質の高いテス
トを行うことができる。
【図１】この発明の一実施例を示すテスト回路のブロッ
ク図である。
ク図である。
【図２】図１のテスト回路の具体的な構成例を示す回路
図である。
図である。
【図３】図２の回路に全周期系列をシフトインした場合
の動作を示す図である。
の動作を示す図である。
【図４】従来のスキャンパス方式のテスト回路を示すブ
ロック図である。
ロック図である。
【図５】図４のスキャンパスの具体的な構成例を示す回
路図である。
路図である。
【図６】図５の回路に全周期系列をシフトインした場合
の動作を示す図である。
の動作を示す図である。
【図７】図５の回路に別の全周期系列をシフトインした
場合の動作を示す図である。
場合の動作を示す図である。
１ 機能モジュール ２ａ 第１のスキャンパス ２ｂ 第２のスキャンパス ４ａ 第１のマルチプレクサ ４ｂ 第２のマルチプレクサ
フロントページの続き (56)参考文献 特開 平１−132978（ＪＰ，Ａ) 特開 平２−234082（ＪＰ，Ａ) 特開 昭63−148179（ＪＰ，Ａ) 特開 昭63−218878（ＪＰ，Ａ) 特開 昭63−198884（ＪＰ，Ａ) 特開 昭62−49273（ＪＰ，Ａ) 特開 昭62−49272（ＪＰ，Ａ) 特開 昭63−42485（ＪＰ，Ａ) 特開 昭63−157073（ＪＰ，Ａ) 特開 平１−244383（ＪＰ，Ａ) 特開 平２−206772（ＪＰ，Ａ) 特開 平３−12570（ＪＰ，Ａ) 特開 昭64−32182（ＪＰ，Ａ) 実開 平２−81061（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 11/22 - 11/277
Claims (1)
- 【請求項１】 第１のマルチプレクサと、 第１のマルチプレクサの出力をシリアル入力とする第１
のスキャンパスと、 第１のスキャンパスのシリアル出力を第１のデータ入力
し、第２のデータ入力を第１のマルチプレクサの第１の
データ入力と共通にする第２のマルチプレクサと、 第２のマルチプレクサの出力をシリアル入力とし、シリ
アル出力を第１のマルチプレクサの第２のデータ入力と
する第２のスキャンパスとを備え、 第１および第２のマルチプレクサは、共通の制御入力に
より、ともに第１またはともに第２のデータ入力が選択
されるようにしたことを特徴とする半導体集積回路装置
のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048164A JP2868038B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048164A JP2868038B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路装置のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05249185A JPH05249185A (ja) | 1993-09-28 |
| JP2868038B2 true JP2868038B2 (ja) | 1999-03-10 |
Family
ID=12795747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048164A Expired - Fee Related JP2868038B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体集積回路装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868038B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101432669B1 (ko) * | 2006-09-13 | 2014-08-21 | 쌩-고벵 이조베르 | 광물성 모직물을 위한 조성물 |
-
1992
- 1992-03-05 JP JP4048164A patent/JP2868038B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101432669B1 (ko) * | 2006-09-13 | 2014-08-21 | 쌩-고벵 이조베르 | 광물성 모직물을 위한 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05249185A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |