JPS62133371A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62133371A JPS62133371A JP60274501A JP27450185A JPS62133371A JP S62133371 A JPS62133371 A JP S62133371A JP 60274501 A JP60274501 A JP 60274501A JP 27450185 A JP27450185 A JP 27450185A JP S62133371 A JPS62133371 A JP S62133371A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- code
- terminal
- circuit
- ffs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業上の利用分野〕
本発明は、論理集積回路に関し、特にスキャン・パス方
式を採用した半導体集積回路に関する。
式を採用した半導体集積回路に関する。
従来、この種の半導体装置では、多数の半導体装置の内
から特定の半導体装置を選別・確認するために、その半
導体装置同定用コード（ビット列）を半導体装置の端子
より端子とビットの１対１対応をつけて電気的に読出せ
る機構を持つものがある。
から特定の半導体装置を選別・確認するために、その半
導体装置同定用コード（ビット列）を半導体装置の端子
より端子とビットの１対１対応をつけて電気的に読出せ
る機構を持つものがある。
上述した従来の方式では、回路同定用コードのビット数
分だけの端子を必要とするため、このビット数が増加し
た場合、端子数の制限を受けるという欠点があり、また
端子数の制限を受けない場合にも、同定検査のためにビ
ット数分だけの端子について検査を行なう必要があると
いう欠点がある。
分だけの端子を必要とするため、このビット数が増加し
た場合、端子数の制限を受けるという欠点があり、また
端子数の制限を受けない場合にも、同定検査のためにビ
ット数分だけの端子について検査を行なう必要があると
いう欠点がある。
本発明の半導体装置は、内在する順序回路の一部又は全
部が一連のシフト・レジスタとして動作する経路（スキ
ャン・パス）を備えるとともに、その論理集積回路に固
有の固定ビット列を、シフト・レジスタ上の一部又は全
部の順序回路に外部からの制御により設定する機能を持
ち、そのシフト・レジスタ上に設定されたビット列を特
定端子より逐次的に外部に読出す機構を有している。
部が一連のシフト・レジスタとして動作する経路（スキ
ャン・パス）を備えるとともに、その論理集積回路に固
有の固定ビット列を、シフト・レジスタ上の一部又は全
部の順序回路に外部からの制御により設定する機能を持
ち、そのシフト・レジスタ上に設定されたビット列を特
定端子より逐次的に外部に読出す機構を有している。
次に、本発明について図面を参照して説明する。
第１図に、本発明の実施例の回路図を示す。この論理Ｓ
積回路は、組合せ回路部１０１と、ＮヶのＤ型フリップ
フロップ（以下ＦＦと記す）１０２、Ｎヶの切換スイッ
チ１０３、コード発生部１０４、通常入力端子１０５、
シフト制御端子（ＳＦＴ）１０６、コード制御端子（Ｃ
Ｄ）１０７、シフト入力端子１０８、クロック端子１０
９、及びシフト出力端子１１０から構成されている。Ｆ
Ｆ１０２はそのクロック人力をクロック端子１０９に接
続され、そのデータ入力は、シフ１〜制御端子１０６コ
ード制御端子１０７で制御される切換スイッチ１０３を
介して組合せ回路部１０１、コード発生部１０４、及び
シフト入力端子１０８（初段ＦＦのみ）又は前後のＦＦ
１０２のデータ出力（２段目以後のＦＦ）を選択する。
積回路は、組合せ回路部１０１と、ＮヶのＤ型フリップ
フロップ（以下ＦＦと記す）１０２、Ｎヶの切換スイッ
チ１０３、コード発生部１０４、通常入力端子１０５、
シフト制御端子（ＳＦＴ）１０６、コード制御端子（Ｃ
Ｄ）１０７、シフト入力端子１０８、クロック端子１０
９、及びシフト出力端子１１０から構成されている。Ｆ
Ｆ１０２はそのクロック人力をクロック端子１０９に接
続され、そのデータ入力は、シフ１〜制御端子１０６コ
ード制御端子１０７で制御される切換スイッチ１０３を
介して組合せ回路部１０１、コード発生部１０４、及び
シフト入力端子１０８（初段ＦＦのみ）又は前後のＦＦ
１０２のデータ出力（２段目以後のＦＦ）を選択する。
またＦＦＩＯ２のデータ出力は組合せ回路１０１と、最
終段についてはシフＩ・出力端子１１０にも接続されて
いる。組合せ回路部１０１には通常入出力端子１０５が
接続されている。コード発生部１０４は回路同定用のＮ
ビットの固定ビット列を発生する。
終段についてはシフＩ・出力端子１１０にも接続されて
いる。組合せ回路部１０１には通常入出力端子１０５が
接続されている。コード発生部１０４は回路同定用のＮ
ビットの固定ビット列を発生する。
次にこの論理集積回路の動作を説明する。この論理集積
回路はこのモード制御端子であるシフＩ・制御端子１０
６とコード制御端子１０７によって三つの動作モードを
取る。
回路はこのモード制御端子であるシフＩ・制御端子１０
６とコード制御端子１０７によって三つの動作モードを
取る。
通常動作モードの場合、切換スイッチ１０３ではシフト
制御端子１０６によって組合せ回路部１０１が選択され
、この論理集積回路はＮヶのＦＦを含んだ通常回路とし
て動作する。
制御端子１０６によって組合せ回路部１０１が選択され
、この論理集積回路はＮヶのＦＦを含んだ通常回路とし
て動作する。
シフト動作モードの場合、切換スイッチ１０３では、シ
フト制御端子１０６とコード制御端子１０７によってシ
フト入力端子１０８（初段のみ〉又は前段のＦＦの１０
２のデータ出力（２段目以後）が選択され、シフト入力
端子１０８とシフト出力端子１１０の間にＮ段のシフト
・レジスタが構成され、スキャン・パス方式による回路
動作試験が可能となる。
フト制御端子１０６とコード制御端子１０７によってシ
フト入力端子１０８（初段のみ〉又は前段のＦＦの１０
２のデータ出力（２段目以後）が選択され、シフト入力
端子１０８とシフト出力端子１１０の間にＮ段のシフト
・レジスタが構成され、スキャン・パス方式による回路
動作試験が可能となる。
最後のコード・ロード・モードの場合、切換スイ・ソチ
１０３ではシフト制御端子１０６と、コード制御端子１
０７によって、コード発生部１０４が選択され、Ｎヶの
ＦＦ１０２はＮピッドのコードをロード可能になる。
１０３ではシフト制御端子１０６と、コード制御端子１
０７によって、コード発生部１０４が選択され、Ｎヶの
ＦＦ１０２はＮピッドのコードをロード可能になる。
この論理集積回路からＮビットの回路同定用コードを読
出すには、まず、この論理集積回路をコード・ロード・
モードにして、クロ・ツク入力端子１０９より外部から
１クロ・ツクを加え、ＮヶのＦＦ１０２にコード発生部
１０４からのＮビットのコードをロードした後、シフト
動作モードに設定し、ＮヶのＦＦ １０２の内容をシフ
ト出力端子１１０より回路同定用コードを読出す。
出すには、まず、この論理集積回路をコード・ロード・
モードにして、クロ・ツク入力端子１０９より外部から
１クロ・ツクを加え、ＮヶのＦＦ１０２にコード発生部
１０４からのＮビットのコードをロードした後、シフト
動作モードに設定し、ＮヶのＦＦ １０２の内容をシフ
ト出力端子１１０より回路同定用コードを読出す。
ｒ発明の効果）
以上説明したように本発明は、半導体装置に固有の固定
と・：／ １−列を、スキャン′・パス方式論理回路に
備っているシフト・レジスタを介して外部に取り出す機
構を持つことにより、少数の端子数の半導体装置につい
ても特定の少数端子について検査を行うことによって、
半導体装置の同定を行うことができる。
と・：／ １−列を、スキャン′・パス方式論理回路に
備っているシフト・レジスタを介して外部に取り出す機
構を持つことにより、少数の端子数の半導体装置につい
ても特定の少数端子について検査を行うことによって、
半導体装置の同定を行うことができる。
第１図は本発明の実施例の回路図である。
１０１・・・組合せ回路部、１０２・・・Ｄ型フリップ
フロップ、１０３・・・切換スイッチ、１０４・・・コ
ード発生部、１０５・・・通常入出力端子、１０６・・
・シフ１−制御端子、１０７・・・コード制御端子、１
０８・・・シフト入力端子、１０９・・・タロツク入力
端子、１１０・・・シフト出力端子。
フロップ、１０３・・・切換スイッチ、１０４・・・コ
ード発生部、１０５・・・通常入出力端子、１０６・・
・シフ１−制御端子、１０７・・・コード制御端子、１
０８・・・シフト入力端子、１０９・・・タロツク入力
端子、１１０・・・シフト出力端子。
Claims (1)
- 内在する順序回路の一部又は全部が、一連のシフト・レ
ジスタとして動作する経路（スキャン・パス）を備える
とともに、外部からの制御により該論理集積回路上に固
有の固定ビット列を該シフト・レジスタ上の一部又は全
部の順序回路に設定する機能を持ち、該シフト・レジス
タ上に設定されたビット列を特定端子から逐次的に外部
に読出す機構を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274501A JPS62133371A (ja) | 1985-12-05 | 1985-12-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274501A JPS62133371A (ja) | 1985-12-05 | 1985-12-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133371A true JPS62133371A (ja) | 1987-06-16 |
Family
ID=17542568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274501A Pending JPS62133371A (ja) | 1985-12-05 | 1985-12-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03168841A (ja) * | 1989-11-17 | 1991-07-22 | Internatl Business Mach Corp <Ibm> | 集積回路チツプを一義的に識別する方法及び装置 |
| JPH07104035A (ja) * | 1993-10-04 | 1995-04-21 | Nec Corp | バウンダリスキャンテスト回路 |
-
1985
- 1985-12-05 JP JP60274501A patent/JPS62133371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03168841A (ja) * | 1989-11-17 | 1991-07-22 | Internatl Business Mach Corp <Ibm> | 集積回路チツプを一義的に識別する方法及び装置 |
| JPH07104035A (ja) * | 1993-10-04 | 1995-04-21 | Nec Corp | バウンダリスキャンテスト回路 |
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