JPS60142282A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60142282A JPS60142282A JP58251198A JP25119883A JPS60142282A JP S60142282 A JPS60142282 A JP S60142282A JP 58251198 A JP58251198 A JP 58251198A JP 25119883 A JP25119883 A JP 25119883A JP S60142282 A JPS60142282 A JP S60142282A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- test mode
- clock
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- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路のテスト回路に関する。
内部にＲＯＭ、ＲＡＭ、デコーダ回路を含む半導体集積
回路のテストを行うためには、電源端子を含む本来の入
出力端子以外にテストモードを決定するためのテスト用
端子が従来必要であった。
回路のテストを行うためには、電源端子を含む本来の入
出力端子以外にテストモードを決定するためのテスト用
端子が従来必要であった。
このテスト端子はウェハーのテスト段階のみ使用され、
組立実装後は外部に出さないこともあるがこのような場
合には、最終段階における完全なテストは困難になると
いう問題点が残る。またテスト端子を外部に出す実装を
する場合には、テストは最終段階まで完全に行うことが
できるものの、本来、その集積回路の機能を果す上で必
要ないテスト端子が実装後の貴重なビンを専有し５、特
に１４ピン、１６ピンなどの少数の実装パッケージでは
、限られたビン数をテスト端子のために全ビン有効に利
用することができない欠点があった。
組立実装後は外部に出さないこともあるがこのような場
合には、最終段階における完全なテストは困難になると
いう問題点が残る。またテスト端子を外部に出す実装を
する場合には、テストは最終段階まで完全に行うことが
できるものの、本来、その集積回路の機能を果す上で必
要ないテスト端子が実装後の貴重なビンを専有し５、特
に１４ピン、１６ピンなどの少数の実装パッケージでは
、限られたビン数をテスト端子のために全ビン有効に利
用することができない欠点があった。
本発明はこのような問題点を解決するもので、その目的
は、専用のテスト端子を設けずにテストモードを決定で
きる半導体集積回路を提供することにある。
は、専用のテスト端子を設けずにテストモードを決定で
きる半導体集積回路を提供することにある。
本発明の半導体集積回路は、クロック入力端子とリセッ
ト入力端子を備える半導体集積回路において、クロック
入力端子の信号は直接または、１段以上のゲート回路を
経由して複数段のシフトレジスタのデータ人力に接続さ
れ、リセット入力端子の信号は直接または１段以上のゲ
ート回路を経由して該シフトレジスタのクロックに接続
され・該ソフトレジスタの出力は該集積回路のテストモ
ードを決定する論理回路に接続される構成を特徴とする
半導体集積回路◇ 〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
ト入力端子を備える半導体集積回路において、クロック
入力端子の信号は直接または、１段以上のゲート回路を
経由して複数段のシフトレジスタのデータ人力に接続さ
れ、リセット入力端子の信号は直接または１段以上のゲ
ート回路を経由して該シフトレジスタのクロックに接続
され・該ソフトレジスタの出力は該集積回路のテストモ
ードを決定する論理回路に接続される構成を特徴とする
半導体集積回路◇ 〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
第１図は本発明の一実施例である０同図において１は半
導体集積回路、２はクロック入力端子でここに加えられ
た信号は２段のインバータで構成されたゲート回路６を
経由して集積回路内部にクロック信号９として供給され
るとともに、本発明の構成要素の一部である７７トレジ
スタ４の初段のデータ入力に接続される。一方、３のリ
セ、７ ）入力端子の信号はゲート回路７を経由して集
積回路内部を初期化するリセット信号１０として供給さ
れるとともに、前記シフトレジスタ４の各段のクロック
入力に接続される。この例ではシフトレジスタは４段で
あり各段の出力及びリセット信号１０は本発明の構成要
素であるテストモードを決定する論理回路５の入力に接
続される。この例では論理回路は５人力のＮＡＮＤ回路
とインバータで構成されている。論理回路５の出力８は
シフトレジスタ４の状帥によって一義的に定まり、ここ
では７つフトレジスタのコードが（’ａ、、＋、ｉ、＼
）でリセット信号９が１のとき、論理回路５の出力８は
１となりテストモードとなる。第２図のタイミング図は
テストモードを使用しない通常の使われ方であり、クロ
ック人力信号？は常にある周期で１．＼を繰返しており
、リセット入力信号３はある期間１のレベルを保った後
＼のレベルに戻り集積回路は動作を開始する。
導体集積回路、２はクロック入力端子でここに加えられ
た信号は２段のインバータで構成されたゲート回路６を
経由して集積回路内部にクロック信号９として供給され
るとともに、本発明の構成要素の一部である７７トレジ
スタ４の初段のデータ入力に接続される。一方、３のリ
セ、７ ）入力端子の信号はゲート回路７を経由して集
積回路内部を初期化するリセット信号１０として供給さ
れるとともに、前記シフトレジスタ４の各段のクロック
入力に接続される。この例ではシフトレジスタは４段で
あり各段の出力及びリセット信号１０は本発明の構成要
素であるテストモードを決定する論理回路５の入力に接
続される。この例では論理回路は５人力のＮＡＮＤ回路
とインバータで構成されている。論理回路５の出力８は
シフトレジスタ４の状帥によって一義的に定まり、ここ
では７つフトレジスタのコードが（’ａ、、＋、ｉ、＼
）でリセット信号９が１のとき、論理回路５の出力８は
１となりテストモードとなる。第２図のタイミング図は
テストモードを使用しない通常の使われ方であり、クロ
ック人力信号？は常にある周期で１．＼を繰返しており
、リセット入力信号３はある期間１のレベルを保った後
＼のレベルに戻り集積回路は動作を開始する。
このときシフトレジスタの状態は不定であるが、リセッ
ト入力信号３がｌのレベルの通常動作の間はテストモー
ド信号８は１のレベルになり得す決っしてテストモード
には入らない。
ト入力信号３がｌのレベルの通常動作の間はテストモー
ド信号８は１のレベルになり得す決っしてテストモード
には入らない。
第６図のタイミング図は本発明の構成によりテストモー
ドに入るための各波形を示す０クロック入力信号２はソ
フトレジスタ４の入力データとなり、リセット信号５は
同ソフトレジスタのクロック入力となるため同図のタイ
ミングで波形を加えることによりソフトレジスタの状態
は（＼、１゜１、η）となりリセット信号６が１であれ
ば論理回路５の出力８は１のレベルとなりテストモード
に入る。
ドに入るための各波形を示す０クロック入力信号２はソ
フトレジスタ４の入力データとなり、リセット信号５は
同ソフトレジスタのクロック入力となるため同図のタイ
ミングで波形を加えることによりソフトレジスタの状態
は（＼、１゜１、η）となりリセット信号６が１であれ
ば論理回路５の出力８は１のレベルとなりテストモード
に入る。
以上のように、複数段のシフトレジスタとシフトレジス
タの各段の出力を入力とする論理回路をｔ１１／ｉ成要
素とし、半導体集積回路に通常用いられるクロック人力
をシフトレジスタのデータ入力に接続し、リセット信号
を同シフトレジスタのクロック人力に接続する構成によ
り、従来必要としたテスト入力端子を設けることなく集
積回路のテストが可能となり、実装品の全ピンを本来の
機能を果すための端子として使用することができるとい
う効果か得られた。
タの各段の出力を入力とする論理回路をｔ１１／ｉ成要
素とし、半導体集積回路に通常用いられるクロック人力
をシフトレジスタのデータ入力に接続し、リセット信号
を同シフトレジスタのクロック人力に接続する構成によ
り、従来必要としたテスト入力端子を設けることなく集
積回路のテストが可能となり、実装品の全ピンを本来の
機能を果すための端子として使用することができるとい
う効果か得られた。
第１図は本発明の一実施例を示す回路図面０第２図は第
１図の実施例において本来の使わノ１゜方を示すタイミ
ング図。 第３図は第１図の実施例において効果を得るためのタイ
ミング図。 １−・・・半導体集積回路 ２−・・−・・クロック入力端子 ５・・・リセット入力端子 ４ ・７７トレジスタ ５−論理回路 ６ ・・クロック入力用ゲート回路 ７・・・・・リセット入力用ゲート回路８・・・・・・
テストモード出力 ９・・・内部クロック信号 １０・・・・・内部リセット信号 ！ｑ、ｐ １ 図 クロッグ入ｊｙ ＃＠ ２
１図の実施例において本来の使わノ１゜方を示すタイミ
ング図。 第３図は第１図の実施例において効果を得るためのタイ
ミング図。 １−・・・半導体集積回路 ２−・・−・・クロック入力端子 ５・・・リセット入力端子 ４ ・７７トレジスタ ５−論理回路 ６ ・・クロック入力用ゲート回路 ７・・・・・リセット入力用ゲート回路８・・・・・・
テストモード出力 ９・・・内部クロック信号 １０・・・・・内部リセット信号 ！ｑ、ｐ １ 図 クロッグ入ｊｙ ＃＠ ２
Claims (1)
- クロック入力端子とリセット入力端子を備える半導体集
積回路において、クロック入力端子の信号は直接または
１段以上のゲート回路を経由して複数段のソフトレジス
タのデータ入力に接続されリセット入力端子の信号は直
接または１段以上のゲート回路を経由して、該シフトレ
ジスタのクロックに接続され、該シフトレジスタの出力
は該集積回路のテストモードを決定する論理回路に接続
される構成を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251198A JP2552103B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251198A JP2552103B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142282A true JPS60142282A (ja) | 1985-07-27 |
| JP2552103B2 JP2552103B2 (ja) | 1996-11-06 |
Family
ID=17219138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251198A Expired - Lifetime JP2552103B2 (ja) | 1983-12-28 | 1983-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552103B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286566U (ja) * | 1985-11-19 | 1987-06-02 | ||
| JPS6438674A (en) * | 1987-08-04 | 1989-02-08 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
| WO2001040816A1 (en) * | 1999-11-29 | 2001-06-07 | Koninklijke Philips Electronics N.V. | A method and integrated circuit arranged for feeding a test forcing pattern on a single shared pin of the circuit |
| JP2006332456A (ja) * | 2005-05-27 | 2006-12-07 | Fujitsu Ltd | 半導体装置及び試験モード設定方法 |
| JP2019158404A (ja) * | 2018-03-08 | 2019-09-19 | 三菱電機株式会社 | テストモード設定回路 |
-
1983
- 1983-12-28 JP JP58251198A patent/JP2552103B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286566U (ja) * | 1985-11-19 | 1987-06-02 | ||
| JPH0545988Y2 (ja) * | 1985-11-19 | 1993-11-30 | ||
| JPS6438674A (en) * | 1987-08-04 | 1989-02-08 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
| WO2001040816A1 (en) * | 1999-11-29 | 2001-06-07 | Koninklijke Philips Electronics N.V. | A method and integrated circuit arranged for feeding a test forcing pattern on a single shared pin of the circuit |
| KR100742406B1 (ko) * | 1999-11-29 | 2007-07-24 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 전자 테스트 패턴 입력 방법 및 집적 회로 |
| JP2006332456A (ja) * | 2005-05-27 | 2006-12-07 | Fujitsu Ltd | 半導体装置及び試験モード設定方法 |
| JP2019158404A (ja) * | 2018-03-08 | 2019-09-19 | 三菱電機株式会社 | テストモード設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552103B2 (ja) | 1996-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |