JPH0420881A - 半導体集積回路内のテストモード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路等を含む半導体集積回路内のテスト
モード設定回路に関し、特に一つのテストモード設定回
路によって、テストモード設定信号を発生する半導体集
積回路内のテストモード設定回路に関する。

［従来の技術］ 従来半導体集積回路の製造において、製造工程において
、内部論理回路等の点検を行うために、テストモード設
定回路を同じ半導体集積回路の中に設けて、このテスト
モード設定回路を外部から制御して、いろいろなテスト
モード信号を発生させている。

このテストモード信号を、内部論理回路等に入力させて
、その応答状態から正常／異常の判定や異常部分の探求
に応用されており、今日、半導体集積回路全盛の時代に
おいては、複雑な半導体集積回路を効率的に大量生産す
るために、必須の回路となっている。

次に回路図を用いて半導体集積回路内の従来のテストモ
ード設定回路を説明する。

従来の回路を第３図に示す。

回路構成説明： 第３図において、半導体集積回路１は、入力端子Ａと内
部の論理回路５と出力端子Ｂと中間電位検出手段２から
構成される。

中間電位検出手段２は、高レベルしきい値インバータ２
１と低レベルしきい値インバータ２２とインバータ２３
とＡＮＤ２４から構成され、テストモード設定信号を出
力するテストモード設定回路である。

インバータ２１〜２３の入力電圧と論理レベルの関係を
第４図に示す。

入力端子Ａには、通常の論理レベル信号（１又は０）と
は異なるレベルの信号を入力端子Ａに入力する。

つまり、論理入力端子とテストモード設定用信号入力端
子を入力端子Ａて共用して入力され、入力端子Ａに中間
電位の信号（１／２　　Ｖ）が入力された場合は、テス
トモード設定回路が動作され、中間電位以外の論理レベ
ル信号が入力された場合は、通常の内部論理回路が正常
に動作される。

入力端子Ａに、中間電位信号が入力されると、テストモ
ード設定回路２の、高レベルしきい値インバータ２１（
しきい値電圧＞１／２　　Ｖ）と低レベルしきい値イン
バータ２２（しきい値電圧く１／２　　Ｖ）に入力され
る。

高レベルしきい値インバータ２１は、中間電位信号か入
力されると、入力電位がしきい値電圧よりも低いために
、論理レベル０と判定され、出力は反転されて論理レベ
ル１信号が、ＡＮＤ２４に出力される。

低レベルしきい値インバータは２２は、中間電位信号が
入力されると、入力電位がしきい値電圧よりも高いため
に、論理レベル１と判定され、出力は反転されて論理レ
ベル０信号が、インバータ２３に出力される。

インバータ２３に入力された、論理レベル０信号は反転
されて論理１信号が、ＡＮＤ２４に出力される。

ＡＮＤ２４は、高レベルしきい値インバータ２１から出
力された論理レベル１信号と、インバータ２３から出力
された論理レベル１信号との、ＡＮＤ２４を行って、論
理レベル１の出力信号Ｃが出力される。

この出力信号Ｃかテストモード設定信号とじて内部テス
ト回路へ使用される。もし、ＡＮＤ２４の出力が論理レ
ベル０の場合は、テストモードにはされない。

以上がテストモード設定口路２がテストモルトとして動
作される場合を示した。

この回路で設定されるテストモード設定信号の状態は１
つしか出力し得ない、つまり、論理圧力０の時は、否テ
ストモード設定の状態であり、１の時は、１つのテスト
モード設定状態を表す。

〔発明が解決しようとする課題］ 従来の回路では、テストモード設定信号か１種類しか、
出力できないためテストできる範囲か限定されてしまっ
ていた。

いろいろなモードでテストするために、複数の異なるテ
ストモード設定信号が発生できる回路が望まれていた。

本発明の目的は、半導体集積回路のテストモト設定回路
で複数の異なるテストモード設定信号が発生できるよう
にしたテストモード設定回路を提供することにある。

［課題を解決するための手段］ 本発明は、以上の課題に鑑み、目的を達成するために、
従来のテストモード設定回路に改良を加えた。

つまり、 クロック入力に応じて記憶内容が順次変化する多段レジ
スタと、 内部論理回路用テストモード信号を発生するテストモー
ド設定回路と、 を含む半導体集積回路において、 内部論理回路用の一つの入力端子に入力される論理１レ
ベル信号と論理０レベル信号との間の中間電位を検出す
る中間電位検出手段と、中間電位検出手段から出力され
る検出信号によって、クロック入力を可能とし、且つ多
段レジスタの最終段から出力される信号を入力するテス
トモード設定用フリップフロップと、 フリップフロップから出力される信号と、多段レジスタ
の各段のレジスタからの出力に応じてテストモード信号
を出力するテストモード選択手段と、 を含むことを特徴とし、 更に 前記フリップフロップが、 内部論理回路用の一つの入力端子に中間電位以外の電位
が加わった場合に中間電位検出手段から出力される信号
によってリセットされる手段、を含むことを特徴とする
。

［作用］ 本発明においては、半導体集積回路内の論理回路の多段
レジスタを利用し、多段レジスタの出力を使って、対応
するテストモード設定信号を発生する。つまり、多段レ
ジスタの段数が多いほどテストモード設定信号の種類も
多く発生できる。

［実施例］ 以下、本発明の詳細な説明する。

第１図は、本発明の一実施例を示す回路図である。

回路構成説明： 第１図において、半導体集積回路１は、入力端子Ａ、Ｃ
ＳＤと、内部論理回路５と、テストモード設定回路８で
構成される。

テストモード設定回路８は、中間電位検出手段２と、Ａ
ＮＤ３と、インバータ７と、フリップフロップ４と、テ
ストモード選択手段６で構成される。

中間電位検出手段２は、従来と同じ回路で構成され、高
レベルしきい値インバータ２１と、低レベルしきい値イ
ンバータ２２と、インバータ２３と、ＡＮＤ２４で構成
される。

テストモード選択手段６は、ＡＮＤ６１〜６４・で構成
される。

内部論理回路５は、レジスタ５１〜５４を含み、それぞ
れのレジスタから、出力がテストモード選択手段６へ出
力され、最終段のレジスタ出力はフリップフロップ４へ
も出力される。

入力端子Ｃに入力されたクロックは、レジスタ５１〜５
４に並行して出力されると共に、中間電位検出手段２か
ら出力された論理１信号（テストモードに設定するため
の信号）によって、ＡＮＤ１３でゲートされて、フリッ
プフロップ４に出力される。

フリップフロップ４から出力された信号が、テストモー
ド選択手段のＡＮＤ６１〜６４に出力され、この信号に
よって、レジスタ５１〜５４から出力された信号かＡＮ
Ｄゲートされて出力される。

回路動作説明： 第１図において、 テストモード設定を行う場合； 入力端子Ａには、データが入力され、入力端子Ｃには、
クロックか入力され、入力端子りには、中間電位が入力
される。

テストモード設定中は、入力端子りには中間電位を入力
する必要がある。

以上の準備ができると、テストモード設定信号発生の動
作に入る。

つまり、第２図に示すタイミングチャート（Ａ）、（Ｂ
）、（Ｃ）、（Ｄ）の動作が行われ、最終的に第１図の
テスト１．２．３．４から異なる組合わせのテストモー
ド設定信号が出力される。

入力端子りに中間電位が入力されると、中間電位検出手
段２は従来の動作が行われ、論理レベル１がＡＮＤ３に
出力される。

この論理レベル１出力によって、ＡＮＤ３で、入力端子
Ｃに入力されたクロックが、ＡＮＤされて、入力クロッ
クがフリップフロップ４へ出力される。

入力端子Ａに入力されたデータは、レジスタ５１に入力
され、入力クロックに対応してシフトされたデータが、
レジスタ５２へ出力される。

以下レジスタ５３〜５４においても同様にデータがシフ
トされて、それぞれ出力データはテストモード選択手段
６のＡＮＤ６１〜６４へ出力される。

最終段のレジスタ５４から出力されたデータは、フリッ
プフロップ４へも出力される。

フリップフロップ４は、レジスタ５４から出力されたデ
ータが、ＡＮＤ３から出力されたクロックによって、イ
ンバータ７から出力される信号が論理レベル０の時に、
移送されてＡＮＤ６１〜６４へ出力される。

ここで入力データとクロックとレジスタ５１〜５４出力
とフリップフロップ４出力の関係を第２図（Ａ）に示す
。

第２図（Ａ）において、クロックの５番目にテスト信号
発生用パルスがフリップフロップ４からＡＮＤ６１〜６
４へ出力され、それぞれＡＮＤ出力として、（テスト１
出力、テスト２田力、テスト３出力、テスト４出力）は
（１，０，０ＳＯ）という信号が出力される。

また入力データを変更すると、第２図（Ｂ）においては
、（０，１，０，０）という信号か出力され、第２図（
Ｃ）においては、（０，０，１，０）という信号が出力
され、第２図（Ｄ）においては、（０，０，０，１）と
いう信号が出力される。

このように、入力データが変更されることによって、異
なる複数のテストモード設定信号が発生される。

このようにして発生されたテスト信号によって、モード
の異なるテストデータを発生し、内部論理回路をテスト
する信号として使用される。

テストモード設定を行わない場合： 入力端子Ａ、、Ｃ，，Ｄには通常の論理レベル信号（１
，０）を入力することによって、内部論理回路を動作さ
せることができる。

また、テストモード設定回路８においては、入力端子り
の入力論理レベルが、０又は１の場合、中間電位検出手
段２の出力が論理レベルＯにされるため、インバータ７
出力が論理レベル１とされ、この出力でフリップフロッ
プ４がリセットされることによって、フリップフロップ
４からも出力されないため、テストモード設定信号は出
力されない。

［発明の効果］ 以上説明したように、本発明によれば、内部回路のレジ
スタ等を利用して、テストモード設定回路で組合わせの
ことなる信号を発生できるので、異なるパターンの信号
で内部回路をテストすることができる。

よって半導体集積回路の信頼性品質の向上と維持及び経
済性に著しい貢献を与えることは明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はタイ
ミングチャート、 第３図は従来の回路図、 第４図は、インバータ２１〜２２０入力電圧と論理レベ
ルの定義を示す図である。 １　・・・　半導体集積回路 ２　・・・　中間電位検出手段 ３．２４．６１〜６４　・・　ＡＮＤ ４　・・・　フリップフロップ ５　・・・　内部論理回路 ６　・・・　テストモード選択手段 ７．２３　・・・　インバータ ８　・・・　テストモード設定回路 ２１　・・・　高レベルしきい値インバータ２２　・・
・　低レベルしきい値インバータ５１〜５４　・・・　
レジスタ （Ａ）インバータ２１の入力電圧とま金運しＮルの定義
（Ｂ）イソハ゛−タ２２の入力電圧と論理レベルの定義
インバータ２１〜２２の入力 第 図 （Ｃ）什／バータ２３の入力電力と論理レベルΦ定義電
圧と論工里しベ゛ルの定義

Claims (2)

【特許請求の範囲】
1. （１）クロック入力に応じて記憶内容が順次変化する多
   段レジスタと、 内部論理回路用テストモード信号を発生するテストモー
   ド設定回路と、 を含む半導体集積回路において、 内部論理回路用の入力端子に入力される論理１レベル信
   号と論理０レベル信号との間の中間電位を検出する中間
   電位検出手段と、 中間電位検出手段から出力される検出信号によって、ク
   ロック入力を可能とし、且つ多段レジスタの最終段から
   出力される信号を入力するテストモード設定用フリップ
   フロップと、 フリップフロップから出力される信号と、多段レジスタ
   の各段のレジスタからの出力に応じてテストモード信号
   を出力するテストモード選択手段を含むことを特徴とす
   る半導体集積回路内のテストモード設定回路。
2. （２）請求項（１）において、 フリップフロップが、 中間電位検出手段の入力が接続される内部論理回路用の
   入力端子に、中間電位以外の論理レベル信号電位が加わ
   った場合に中間電位検出手段から出力される信号によっ
   てリセットされる手段、を含むことを特徴とする半導体
   集積回路のテストモード設定回路。