JPH09312573A - デコーダ回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 デコーダ回路の特に結線不良に基づく誤動作
を簡単にかつロウパワーで検出することにある。 【解決手段】 複数のデコーダ出力端子０１〜０４の各
々に検出回路１０７〜１１０を設け、各検出回路は対応
するデコーダ出力端子がデコードすべき信号Ｉ１，Ｉ２
のパターンを変更したときにアクティブレベルが複数回
現れたことを検出し、その出力をアクティブレベルとす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力信号を
デコードしてその結果を出力するデコード回路に関し、
特に当該デコード回路のテストに関する。

【０００２】

【従来の技術】マイクロコンピュータやマイクロコント
ローラ等の半導体集積回路は、命令コードのデコード、
内部ＲＡＭやＲＯＭのアドレスデコード、内部周辺回路
（タイマー等）の特殊機能レジスタのアドレスデコード
等、チップ上に複数のデコード回路を内蔵していること
が多い。この他、半導体メモリにおいてもアドレスデコ
ード回路を有している。

【０００３】デコード回路は、基本的に、デコードすべ
き信号の真補の信号を生成し、これら信号の中から選択
された信号を組としてＡＮＤ，ＮＡＮＤ等の複数のゲー
ト回路の対応するゲート回路に入力する構成を有してお
り、デコードすべき信号のビットパターンにもとづき一
つのゲート回路の入力が互いに同一の論理レベルをとる
ことから当該ゲート回路の出力がアクティブレベルにな
る。

【０００４】ところが、デコードすべき信号の真補の信
号から選択された信号を対応するゲート回路に伝達させ
る信号線が誤って電源ライン等の“１”又は“０”の論
理レベルを与える電圧ラインに接続されていると、デコ
ードすべき信号のあるビットパターンに対し二つ以上の
ゲート回路が同時にアクティブレベルの出力を発生する
ことになる。すなわち、デコード回路の誤動作が生じ
る。したがって、デコード回路が所期のデコード動作を
行うかどうかを検出する必要がある。

【０００５】この目的のために、特開昭６４−６９１２
４号公報には、テスト機能を備えたデコード回路が開示
されている。このデコード回路を図６に示す。

【０００６】図６において、本デコード回路は、デコー
ドする信号を入力する入力信号線Ｉ１，Ｉ２と、入力信
号線Ｉ１，Ｉ２の値を反転するインバータ５０１，５０
２と、入力信号線Ｉ１，Ｉ２に入力する信号に基づいて
出力信号を出力するアンドゲート５０３，５０４，５０
５，５０６と、アンドゲート５０３〜５０６の出力が
“１”になるとＯＮするＮチャンネルトランジスタ（Ｎ
ｃｈＴｒと記す）５０７，５０８，５０９，５１０と、
ＮｃｈＴｒ５０７〜５１０に接続するテスト信号線５１
１と、ＮｃｈＴｒ５０７〜５１０と、ＮｃｈＴｒ５１２
〜５１５に接続するリファレンス信号線５１６と、前記
テスト信号線５１１とリファレンス信号線５１６に流れ
る電流を検知する電流センスアンプ（以下、センスアン
プと記す）５１７と、センスアンプ５１７の出力信号線
（以下検出信号と記す）５１８と、各回路の電源供給
（以下ＶＤＤ線と記す）５１９と、グランド線（以下Ｇ
ＮＤと記す）５２０を有する。

【０００７】アンドゲート５０３〜５０６においては、
入力信号線Ｉ１，Ｉ２の値のデコード値に該当する１つ
のアンドゲートのみが“１”となる。ＮｃｈＴｒ５０７
〜５１０は、アンドゲートの出力値が“１”ならＯＮ
し、“０”ならオフするＮチャンネルのトランジスタで
ソース入力は、ＧＮＤ線５２０に接続しており、ドレイ
ン端子は、テスト信号線５１１と接続している。Ｎｃｈ
Ｔｒ５０７，５０８，５０９，５１０も同様である。Ｎ
ｃｈＴｒ５１５では、ソース入力端子は、ＧＮＤ線５２
０に接続し、ゲート入力は、常時“１”が入力し、ドレ
イン出力は、リファレンス信号線５１６に接続してい
る。ＮｃｈＴｒ５１５は、ＮｃｈＴｒ５０７〜５１０の
任意の１トランジスタがオンしている状態よりもインピ
ーダンスが低く、２つ以上トランジスタがオンしている
状態よりもインピーダンスが高いトランジスタである。

【０００８】ＮｃｈＴｒ５１２〜５１４は、ゲート入力
は、常時“０”で常にオフ状態にあり、ドレイン出力
は、前記リファレンス信号線５１６に接続している。Ｎ
ｃｈＴｒ５１２〜５１４のリファレンス信号線５１６側
の容量の総和は、リファレンス信号線５１６の付加容量
がテスト信号線５１１と同一になる様にＮｃｈＴｒ５０
７〜５１０のうちの任意の３トランジスタがオフしてい
る時のテスト信号線５１１側の容量の総和と等しくなっ
ている。この容量を同一にするのは、電流センスアンプ
５１７が、テスト信号線５１１とリファレンス信号線５
１６のインピーダンスに比例して流れる電流の差を検知
するために必要である。

【０００９】リファレンス信号線５１６の方がテスト信
号線５１１よりもインピーダンスが低ければ検出信号５
１８を“０”にし、テスト信号線５１６の方が低ければ
検出信号“１”にする。よって、デコード回路が正常で
ある場合は、ＮｃｈＴｒの５０７〜５１０の１つのＮチ
ャンネルトランジスタのみＯＮすることになる。このと
きはリファレンス信号線５１６のインピーダンスの方が
テスト信号線５１１より低いので検出信号は“０”とな
る。一方、デコーダ回路の信号線ＡがＶＤＤにつながっ
たような故障の場合は、アンドゲート５０６の出力とア
ンドゲート５０４の出力が“１”となりＮｃｈＴｒ５０
８，５１０がともにＯＮとなる。このときはテスト信号
線５１１のインピーダンスの方がリファレンス信号線５
１６のインピーダンスよりも低くなるので検出信号５１
８は“１”となる。この検出信号５１８をモニターする
ことによりデコーダ回路に異常があるかの検出を行うこ
とかできる。

【００１０】

【発明が解決しようとする課題】しかしながら、このデ
コーダ回路では、正常であるか検出するために、リファ
レンス側のインピーダンスとテスト信号側のインピーダ
ンスを電流センスアンプで比較するためにリファレンス
側の総和容量とテスト信号側の総和容量を同一にしなけ
ればならないが、タイマーやシリアルインターフェース
の周辺機能特殊レジスタのデコーダ回路は、ＲＯＭのデ
コーダ回路のような規則性はなくチップの任意の場所に
配置されることになるためテスト信号線の容量とリファ
レンス側の容量の合わせ込みを行うことが困難である。

【００１１】さらに、このデコーダ回路では、常に電流
が流れ消費電流を増加させるという問題点がある。マイ
クロコンピュータ等の応用分野によっては乾電池での動
作が必要であり低消費電力化が必須であり、本従来例の
ような定常電流が流れるような回路は好ましくない。

【００１２】

【発明の目的】本発明の目的は、改良されたテスト機能
付きのデコーダ回路を提供することにあり、特に配置す
べき位置を選ばずかつ消費電力を小さくしたデコーダ回
路およびそのテスト方法を提供することである。

【００１３】

【課題を解決するための手段】本発明によるデコーダ回
路は、複数の入力端子にデコードすべき信号を受け当該
信号のパターンに応じて複数の出力端子の中の一つの出
力端子をアクティブレベルにする構成に対し、上記複数
の出力端子の各々に対して検出回路を設け、各検出回路
は対応する出力端子がデコードすべき信号のパターンの
変化に応じて少なくとも２回アクティブレベルをとると
その出力をアクティブレベルにするように構成されてい
る。

【００１４】また、本発明によるテスト方法は、デコー
ドすべき信号のパターンを順次変更する工程と、複数の
デコーダ出力端子の各々に対しデコードすべき信号のパ
ターン変更にともなうアクティブレベルの発生回数を検
出する工程とを有し、同一のデコーダ出力端子に上記ア
クティブレベルが複数回発生したときに異常と判定する
ようにしている。

【００１５】

【作用】かかる構成によれば、デコーダ回路が正常に動
作する場合は、デコードすべき信号のパターンの変化に
対し各出力端子のレベル変化は１回となるので、各検出
回路の出力はアクティブとはならない。一方、デコーダ
回路に故障が発生している場合は、アクティブレベルを
とる出力端子が２回以上選択されることになり、その結
果、当該出力端子に接続された検出回路はその出力をア
クティブにする。かくしてデコーダ回路の異常が検出さ
れる。

【００１６】

【発明の実施の形態】次に、本発明の上記目的、特徴お
よび効果を明確にすべく、本発明の実施例について図面
を参照して詳細に説明する。

【００１７】図１は本発明の一実施例を示すデコーダ回
路の回路図である。なお、説明を簡単にするために、デ
コードすべき信号は２ビットにしている。

【００１８】図１において、本デコード回路は、２ビッ
トのデコードすべき信号を受ける入力信号線Ｉ１，Ｉ２
と、入力信号線Ｉ１，Ｉ２の値を反転するインバータ１
０１，１０２と、デコードすべき信号の真補の値のうち
の選択された組をそれぞれ受けるアンドゲート１０３，
１０４，１０５，１０６と、アンドゲート１０３，１０
４，１０５，１０６の出力“１”をカウントし、２回カ
ウントすると異常検出信号を生成する検出回路１０７，
１０８，１０９，１１０と、検出回路１０７，１０８，
１０９，１１０の出力の論理和をとり、検出信号１１１
を生成するＯＲゲート回路１１３〜１１５を有する。Ａ
ＮＤゲート１０７〜１１０の出力がそれぞれデコード出
力０₁ 〜０₄ となる。また、ＡＮＤゲート１０７〜１１
０には、当該デコード回路を選択するときに“１”とな
る選択信号ＳＥＬが共通に供給されている。

【００１９】検出回路１０７〜１１０は同一構成であ
り、１０７を代表にしてその一例を図２に示す。本回路
は、リセット信号１１２で出力が“０”に初期化され、
アンドゲート１０３の出力信号０１がインアクティブレ
ベルとしての０からアクティブレベルとしての１への変
化をカウントするトグルフリップフロップ２０２と、ト
グルフリップフロップ２０２の出力に基づきセットされ
リセット信号１１２によりリセットされるＲＳフリップ
フロップ２０３とを有する。

【００２０】図に、デコーダ回路のテストにつき図３を
用いて説明する。

【００２１】テストにあたっては、まずリセット信号１
１２をアクティブハイレベルにし、検出回路１０７〜１
１０を初期化する。この状態において、図示しないデー
タ処理ユニットはアドレス等のデコードすべき信号Ｉ
１，Ｉ２として第１のパターン（０，０）を供給する。
なお、図３のように、デコードすべき信号Ｉ１，Ｉ２の
状態が確定した後に本デコーダ回路の選択信号ＳＥＬが
アクティブハイレベルになる。これら信号は、半導体Ｉ
Ｃの外部から供給してもよい。

【００２２】選択信号ＳＥＬがアクティブハイレベルに
なることにより、ＡＮＤゲート１０３〜１０６は活性化
されるが、入力パターンＩ１，Ｉ２が（０，０）である
ので、ＡＮＤゲート１０６がその出力０４をアクティブ
ハイレベルとする。他のＡＮＤゲート１０３〜１０５は
その出力０１〜０３をインアクティブロウレベルに保持
している。これによって、検出回路１１０はそのカウン
ト値を“１”とする。選択信号ＳＥＬはその後図３のよ
うにインアクティブロウレベルとなり、すべてのデコー
ダ出力０１〜０４はインアクティブロウレベルとなる。

【００２３】入力パターンＩ１，Ｉ２が（１，０）に変
化し、また選択信号ＳＥＬがハイレベルとなると、本来
はＡＮＤゲート１０５のみがその出力０３をハイレベル
とする。

【００２４】ところが、ＡＮＤゲート１０６へのインバ
ータ１０１からの信号線Ａが論理レベル“１”を与える
電位ラインに接続されていると、ＡＮＤゲート１０６の
入力もすべてが“１”であるので、出力０４も図２のよ
うにハイレベルとなる。検出回路１１０はその状態をカ
ウントしてそのカウント値が２となるので、図３のよう
に、検出回路１１０の出力はアクティブレベルとしての
“１”となり、その結果検出信号１１１も“１”とな
る。

【００２５】入力パターンＩ１，Ｉ２が（０１），（１
１）のときは、デコード出力０２，０１がそれぞれアク
ティブハイレベルとなる。

【００２６】一方、本デコーダ回路のＡＮＤゲート１０
３〜１０６への結線が正常であれば、入力パターンの変
化に対し各デコード出力０１〜０４は一つずつアクティ
ブハイとなる。したがって、図３の点線に示すようなタ
イミングチャートが得られ、検出信号は発生されない。

【００２７】信号線Ａは論理レベル“０”の電位ライン
に接続される場合もある。この場合は、ＡＮＤゲート１
０６の出力０４は“０”に保持され、検出信号１１１は
アクティブレベル（“１”）にはならない。しかしなが
ら、デコード出力０４はその先につながっている回路の
活性化信号に使用されるのであるから、本回路が動作し
ないことから、デコーダ回路の異常が検出できる。

【００２８】かくして、本デコーダ回路に異常結線状態
があるかどうかがテストできる。

【００２９】図４は、図１に示した検出回路１０７の他
の例を示すものである。本回路は、データ入力Ｄを電源
につないだＤフリップフロップ３０１とそのＱ出力をデ
ータ入力ＤとするＤフリップフロップ３０２を有し、両
者のクロック入力として対応するデコード信号０１を受
けている。また、リセット信号１１２に両Ｄフリップフ
ロップ３０１，３０２はリセットされる。

【００３０】本構成では、デコーダ出力信号が０→１へ
の１回目の変化でＤフリップフロップ３０１にデータ１
をセットし、２回目の変化でＤフリップフロップ３０２
の出力がアクティブレベルとなって異常検出信号が発生
される。

【００３１】図５は、本発明の他の実施例であり、図１
と同一の構成部は同じ番号で示してその説明は省略す
る。本デコード回路では、検出回路１０７〜１１０の出
力を共通接続し、回路電流がどのように流れるかをモニ
ターすることによりテストを行っている。すなわち、Ａ
ＮＤゲート１０６の信号線Ａがスタック１（論理レベル
“１”）に故障したとすると、Ｉ１，Ｉ２に（０，０）
が入力された場合は、アンドゲート１０６の出力のみ
“１”となり他は“０”となる。このとき検出回路１１
０には“１”が入力されカウント値は１となる。ついで
（０，１）が入力された場合は、アンドゲート１０４の
出力のみが１となりその他のアンドゲートは“０”なの
で、検出回路１１０のカウント値は変わらず“１”のま
まとなる。つぎに（１，０）を入力した場合であるが、
このときアンドゲート１０５が選択され出力が“１”と
なる。しかしながら、デコーダ回路の信号線Ａにスタッ
ク１の故障があるためにアンドゲート１０６も選択され
出力が“１”となってしまう。よって、検出回路１１０
には“１”が入力されカウント値は２となり、ＲＳフリ
ップフロップ２０３をセットし、異常検出信号を発生す
る。ついで、（１，１）を入力した場合は、アンドゲー
ト１０３のみ選択されることになるので、検出回路１１
０には“０”が入力されカウント値は２となる。このよ
うに４通りのパターンを入力した結果、検出回路１０７
〜１０９はカウント値が“１”でＲＳフリップフロップ
２０３はセットされず異常検出信号は発生しない。一
方、検出回路１１０のみカウント値が２となるのでＲＳ
フリップフロップ２０３はセットされる。したがって、
検出回路１０７，１０８，１０９の出力は“０”とな
り、検出回路１１０の出力のみ“１”となり、出力を結
線しているので、検出回路１１０から検出回路１０７，
１０８，１０９に電流が流れる。この電流をＩＤＤＱの
テスト等でモニターすることによりデコーダ回路が正常
か検出することができる。なお、電流が流れる場合はデ
コーダ回路に異常があった不良品のみであり、正常品は
電流は流れることはなく動作電流を増加させることはな
い。

【００３２】以上の実施例において、用いたゲート回路
やアクティブおよびインアクティブレベルとしての
“１”，“０”は、適用回路に応じて適宜変更されるも
のである。また、各検出回路は、対応するゲート回路の
入力数に応じてその検出カウント数を増加してもよい
が、図２，図４の構成のままでもよい。

【００３３】

【発明の効果】以上のとおり、本発明によれば、デコー
ダ回路の入力故障の検出を容易にすることが可能とな
り、デコーダ回路を搭載したＬＳＩのテスタビリティを
向上させることが可能である。また、デコーダ回路の異
常を検出するために電流を流さなくてもよく、低消費電
力である。さらに、従来の技術ではテスト用信号とリフ
ァレンス信号の容量を同一にするような調整が必要であ
ったが、異常を検出するための検出回路をロジックで構
成しているため調整は必要ない。よって、タイマーやシ
リアルなどの周辺機能レジスタのデコーダのようにチッ
プ上に任意に配置されるような場合においても本デコー
ダ回路は搭載が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示すデコーダ回路図。

【図２】図１の検出回路の一例を示す回路図。

【図３】図１の動作を示すタイミング図。

【図４】図１の検出回路の他の例を示す回路図。

【図５】本発明の他の実施例を示すデコーダ回路図。

【図６】従来の技術を示すデコーダ回路図。

【符号の説明】

Ａ デコーダ入力信号線 Ｉ１ 入力信号線 Ｉ２ 入力信号線 １０１ インバータ １０２ インバータ １０３ アンドゲート １０４ アンドゲート １０５ アンドゲート １０６ アンドゲート １０７ 検出回路 １０８ 検出回路 １０９ 検出回路 １１０ 検出回路 １１１ 検出信号 １１２ リセット信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 デコードすべき信号を複数の入力端子に
   受け前記デコードすべき信号のパターンに応じて複数の
   出力端子の中の一つの出力端子をアクティブレベルにす
   るデコーダ回路において、前記複数の出力端子に各々に
   検出回路を設け、各検出回路は対応する出力端子が複数
   回前記アクティブレベルをとることを検出してその出力
   をアクティブレベルにすることを特徴とするデコーダ回
   路。
2. 【請求項２】 前記複数の検出回路の出力を受けるゲー
   ト回路をさらに有し、前記ゲート回路は前記複数の検出
   回路のいずれかがアクティブレベルをとると異常検出出
   力を発生する請求項１記載のデコーダ回路。
3. 【請求項３】 前記複数の検出回路の出力は共通に接続
   されている請求項１記載のデコーダ回路。
4. 【請求項４】 前記複数の出力端子の各々は選択信号に
   応じてインアクティブレベルにリセットされる請求項
   １，２又は３記載のデコーダ回路。
5. 【請求項５】 デコードすべき信号を複数の入力端子に
   受け前記デコードすべき信号のパターンに応じて複数の
   出力端子の中の一つの出力端子をアクティブレベルにす
   るデコーダ回路のためのテスト方法であって、前記デコ
   ードすべき信号のパターンを順次変更する工程と、前記
   複数の出力端子の各々に対し前記デコードすべき信号の
   パターンの変更にともなう前記アクティブレベルの発生
   回数を検出する工程とを有し、同一の出力端子に前記ア
   クティブレベルが複数回発生したときに異常と判定する
   ことを特徴とするデコーダ回路のテスト方法。