JP3573712B2 - メモリ内蔵ｌｓｉ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はリード・オンリ・メモリ等のメモリを内蔵したメモリ内蔵ＬＳＩに関し、特に、デコーダの故障の検出を確実に行うメモリ内蔵ＬＳＩに関する。
【０００２】
【従来の技術】
メモリ内蔵ＬＳＩ（以下、単にＬＳＩという）において、メモリのデータを読み出すためのアドレスを出力するデコーダが正常に動作できるか否かをテストする技術として、予めメモリにテストデータを記憶させておき、外部端子からアドレスデータをアドレス信号としてメモリに与えて、そのメモリに記憶されているデータを外部端子に出力してテストデータと一致しているか否かを確認する技術が知られている。しかし、このテスト技術では、デコーダの構成によって外部端子から入力するアドレスデータを考慮する必要があり、また、テストデータの作成時にミスを作り込む可能性がある。
【０００３】
また、外部端子からアドレスデータを入力できない構成のＬＳＩ、例えば、メモリ内蔵マイクロコンピュータのデコーダをテストする技術として、カウンタの出力をアドレス信号としてメモリに与えて、そのメモリに記憶されているデータを外部に出力して確認する技術が知られている。例えば、特開２０００−７６９００号公報には、アドレス信号を昇順及び降順に変化させることで、デコーダを構成する各トランジスタの故障検出を行うテスト回路が開示されている。
【０００４】
図１０は特開２０００−７６９００号公報に開示された従来のテスト回路の構造を示すブロック図である。この公報に記載されたテスト回路は、例えば容量が８バイト（アドレス信号は３ビット）であり、データが８ビット幅で出力されるリード・オンリ・メモリ（ＲＯＭ）を対象とするテスト回路である。この従来のテスト回路には、３ビットカウンタ１００、この３ビットカウンタ１００からのオーバーフロー信号ＯＶＦが入力されるフリップフロップ（以下、Ｆ／Ｆという）１０１、３ビットカウンタ１００からのカウンタ出力信号ＴＯを反転して信号ＴＯＢを出力するインバータ１０３、及びＦ／Ｆ１０１からの出力信号ＦＯの論理レベルがロウ「０」のときにカウンタ出力信号ＴＯを、ハイ「１」のときにインバータ出力信号ＴＯＢを、３ビットのセレクト出力信号Ｂ２、Ｂ１及びＢ０としてデコーダ１０４に出力するセレクタ１０２が設けられている。３ビットカウンタ１００のカウンタ出力信号ＴＯは、リセット信号ＲＥＳＥＴが「１」になると、「０００」に初期化され、リセット信号ＲＥＳＥＴが「０」になると、クロック信号ＣＬＫの立ち上がりエッジに同期してインクリメントを開始し、カウンタ出力信号ＴＯを「０００」から「１１１」に向けて昇順にインクリメントする。また、Ｆ／Ｆ１０１は、オーバーフロー信号ＯＶＦが「１」になると、オーバーフロー信号ＯＶＦの立ち上がりエッジに同期して出力信号ＦＯの論理レベルを以前の状態から反転する。
【０００５】
また、テスト回路には、メモリ１０５からのデータ信号Ｄａｔａを外部端子１０７に出力する出力回路１０６が設けられている。
【０００６】
デコーダ１０４には、セレクト出力信号Ｂ２、Ｂ１及びＢ０を、夫々反転するインバータ１２０乃至１２２、並びに、夫々信号Ｓ０乃至Ｓ７を出力する３入力ナンドゲート１１０乃至１１７が設けられている。３入力ナンドゲート１１０には、インバータ１２０、１２１及び１２２の出力信号が入力される。３入力ナンドゲート１１１には、インバータ１２１及び１２２の出力信号並びにセレクト出力信号Ｂ０が入力される。３入力ナンドゲート１１２には、インバータ１２０及び１２２の出力信号並びにセレクト出力信号Ｂ１が入力される。３入力ナンドゲート１１３には、インバータ１２２の出力信号並びにセレクト出力信号Ｂ０及びＢ１が入力される。３入力ナンドゲート１１４には、インバータ１２０及び１２１の出力信号並びにセレクト出力信号Ｂ２が入力される。３入力ナンドゲート１１５には、インバータ１２１の出力信号並びにセレクト出力信号Ｂ０及びＢ２が入力される。３入力ナンドゲート１１６には、インバータ１２０の出力信号並びにセレクト出力信号Ｂ１及びＢ２が入力される。そして、３入力ナンドゲート１１７には、セレクト出力信号Ｂ２、Ｂ１及びＢ０が入力される。
【０００７】
図１１はデコーダ１０４に設けられた各３入力ナンドゲートの構造を示す回路図である。各３入力ナンドゲートには、１個の入力端子ＩＮ０にゲートが接続されたＰチャネルトランジスタ２００及びＮチャネルトランジスタ２１０、１個の入力端子ＩＮ１にゲートが接続されたＰチャネルトランジスタ２０１及びＮチャネルトランジスタ２１１、並びに残りの入力端子ＩＮ２にゲートが接続されたＰチャネルトランジスタ２０２及びＮチャネルトランジスタ２１２が設けられている。Ｐチャネルトランジスタ２００乃至２０２の各ソースには電源電圧ＶＤＤが供給される。Ｎチャネルトランジスタ２１０のソースには接地電位ＧＮＤが供給される。Ｎチャネルトランジスタ２１１のソースはＮチャネルトランジスタ２１０のドレインに接続され、Ｎチャネルトランジスタ２１２のソースはＮチャネルトランジスタ２１１のドレインに接続されている。Ｐチャネルトランジスタ２００乃至２０２及びＮチャネルトランジスタ２１２の各ドレインは出力端子ＯＵＴ１に共通接続されている。なお、出力端子ＯＵＴ１には、メモリ１０５との間の接続及びそのための配線等による容量２２０が寄生している。
【０００８】
このように構成された従来のテスト回路においては、３ビットのセレクタ出力信号Ｂ２、Ｂ１、Ｂ０をアドレス信号として「０００」から「１１１」に昇順に順次インクリメント（８通り）していくことで、デコーダのテストが可能である。リセット信号ＲＥＳＥＴが「０」になることで３ビットカウンタ１００のカウンタ出力信号ＴＯが「０００」に初期化され、その後、リセット信号ＲＥＳＥＴが「１」になることで３ビットカウンタ１００がクロック信号ＣＬＫの立ち上がりエッジに同期してカウントを開始する。また、リセット信号が「１」になると、Ｆ／Ｆ１０１の出力信号は「０」になる。従って、セレクタ１０２は、カウンタ出力信号ＴＯをセレクト出力信号Ｂ２、Ｂ１及びＢ０として出力する。
【０００９】
デコーダ１０４は、セレクト出力信号Ｂ２、Ｂ１及びＢ０をデコードして３入力ナンドゲート１１０乃至１１７の出力信号Ｓ０乃至Ｓ７のうちから１つの出力信号が「０」になったアドレス信号をメモリ１０５に出力する。そして、メモリ１０５から該当するアドレスのメモリセルに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路１０６を介して外部端子１０７に出力される。従って、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００１０】
その後、３ビットカウンタ１００は、カウンタ出力信号ＴＯが「１１１」になっている状態でクロック信号ＣＬＫの立ち上がりエッジを検出すると、オーバーフロー信号ＯＶＦを「１」に変化させると共に、カウンタ出力信号ＴＯを「０００」にする。オーバーフロー信号ＯＶＦが「１」になると、Ｆ／Ｆ１０１は、その立ち上がりエッジに同期して出力信号ＦＯを「０」から「１」に変化させる。従って、セレクタ１０２はインバータ出力信号ＴＯＢをセレクト出力信号Ｂ２、Ｂ１及びＢ０として出力する。即ち、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「１１１」から「０００」に向けて降順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。このようにして、メモリセルに記憶されたテストデータを昇順及び降順の両方の順序でテストすることができる。
【００１１】
下記表１乃至表４に、デコーダ１０４に設けられた各３入力ナンドゲートにおける入力信号と正常な場合の出力信号との関係を示す。
【００１２】
【表１】
【００１３】
【表２】
【００１４】
【表３】
【００１５】
【表４】
【００１６】
【発明が解決しようとする課題】
しかしながら、上述のような構成のテスト回路では、例えばデコーダを構成するＰチャネルトランジスタに、故障していてもその検出ができないものがあるという問題点がある。
【００１７】
３入力ナンドゲート１１３のＰチャネルトランジスタ２０２がオンにならないという故障があったと仮定する。Ｐチャネルトランジスタ２０２の故障を検出するには、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」を入力すればよい。この結果、Ｐチャネルトランジスタ２０２が故障していれば、「０」の信号が出力されるはずであり、故障していなければ、「１」の信号が出力されるはずである。そこで、例えば、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０には、表２に示す順番でセレクト出力信号等が入力される。例えば、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」が入力されると、Ｐチャネルトランジスタ２００は正常に動作してオンになる。このため、出力端子ＯＵＴ１には「１」の信号が出力される。次に、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」が入力されると、Ｐチャネルトランジスタ２０２は故障のためにオンにならないが、出力端子ＯＵＴ１の状態は寄生容量２２０により前の状態に保持されているため、出力端子ＯＵＴ１の論理レベルは「１」のままで変化しない。従って、Ｐチャネルトランジスタ２０２が故障しているにも拘わらず、正常に動作するときと同じ出力値が得られるため、期待したメモリセルのデータが読み出される。この結果、デコーダ１０４が正常に動作したものと判断されてＰチャネルトランジスタ２０２の故障は検出されない。その他の３入力ナンドゲートについても同様で、下記表５に示すように、故障を検出することができないトランジスタが存在する。
【００１８】
【表５】
【００１９】
また、メモリ内蔵ＬＳＩの実際の使用に際し、３入力ナンドゲート１１３のＰチャネルトランジスタ２０２がオンにならない故障があったとすると、デコーダ１０４に入力されるアドレスデータはその使用方法により異なるため、例えば、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「０１１」から「０１０」に変化して、入力端子ＩＮ２、ＩＮ１及びＩＮ０に入力される信号が「１１１」から「１１０」に変化するような順番でアドレス信号が入力されることがある。このような場合、前述のように、入力端子ＩＮ２、ＩＮ１及びＩＮ０に「１１０」の信号が入力されたときには前の出力状態が保持されているので、出力端子ＯＵＴ１には「０」の信号Ｓ３が出力される。故障がない場合には、３入力ナンドゲート１１２のみが「０」の信号を出力して、信号Ｓ２が伝播するワード線が接続されているメモリセルのみが選択されるが、３入力ナンドゲート１１３の出力信号Ｓ３が伝播するワード線が接続されているメモリセルも選択されるので、２つのメモリセルが同時に選択された状態になる。この結果、本来読み出すべきデータが読み出されなくなり、ＬＳＩとして誤動作する。
【００２０】
本発明はかかる問題点に鑑みてなされたものであって、動作テストにより確実にデコーダ内のトランジスタの故障を検出することができるメモリ内蔵ＬＳＩを提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係るメモリ内蔵ＬＳＩは、メモリと、複数の出力端子を備え前記メモリ用のアドレス信号をデコードするデコーダと、このデコーダの動作テストの際に前記デコーダにアドレス信号を出力するアドレス発生回路と、を有するメモリ内蔵ＬＳＩにおいて、前記アドレス発生回路は、アドレス信号が変化するたびに前記複数の出力端子をディスチャージする信号を前記デコーダに出力することを特徴とする。
【００２２】
本願発明者が前記課題を解決すべく、鋭意実験研究を重ねた結果、以下の方法によれば確実にトランジスタの検出を行うことができることを見出した。図１１におけるＰチャネルトランジスタ２０２の故障を検出する際に、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」の信号を入力する前に出力状態をディスチャージしておけば、即ち各入力端子ＩＮ２、ＩＮ１及びＩＮ０に「１」の信号を入力して出力を「０」にしておけば、Ｐチャネルトランジスタ２０２が故障している場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」の信号を入力したときに出力端子ＯＵＴ１の論理レベルは「０」になる。このため、正常なときの論理レベルと相違するので、デコーダがデコードミスをしたことによって目的とした以外のメモリセルからデータが読み出されるため、故障を検出できる。Ｐチャネルトランジスタ２０１及び２００の故障検出も同様である。つまり、Ｐチャネルトランジスタ２０１の場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「１」、「０」及び「１」の信号を入力する前に各入力端子に「１」の信号を入力すればよく、Ｐチャネルトランジスタ２００の場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「１」、「１」、「０」の信号を入力する前に各入力端子に「１」の信号を入力すればよい。
【００２３】
本発明においては、このような知見の基に、アドレス発生回路により、アドレス信号が変化するたびにデコーダの複数の出力端子をディスチャージする信号をデコーダに出力するので、上述のような動作が可能になり、デコーダの出力段の論理回路に設けられたトランジスタの故障検出を確実に行うことが可能である。
【００２４】
なお、前記アドレス信号は、前記動作テストの際に順次インクリメントされ、前記アドレス発生回路は、前記アドレス信号の変化と同じ周期のクロック信号を前記デコーダに出力することができる。このとき、前記アドレス信号がｎビットの信号である場合に、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のノアゲートと、これらの第１のノアゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のノアゲートと、これらの第２のノアゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のナンドゲートと、を有してもよい。また、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のナンドゲートと、これらの第１のナンドゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のナンドゲートと、これらの第２のナンドゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のノアゲートと、を有してもよい。
【００２５】
また、前記デコーダは、Ｘデコーダであり、前記各出力端子は、前記メモリの各ワード線に接続されてもよい。更に、前記デコーダは、Ｙデコーダであり、前記各出力端子は、前記メモリのビット線を選択するＹセレクタに前記ビット線の選択の制御信号として入力されてもよい。
【００２６】
【発明の実施の形態】
以下、本発明の実施例に係るメモリ内蔵ＬＳＩについて、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、第１の実施例に内蔵されたメモリの容量は８バイト（アドレス信号は３ビット）であり、データは８ビット幅で出力される。
【００２７】
第１の実施例には、クロック信号ＣＬＫを入力し、このクロック信号ＣＬＫ２分周したクロック信号ＣＬＫ＿２（以後、ＣＬＫ＿２と呼ぶ）を出力する２分周回路３０１が設けられている。また、テスト信号ＴＥＳＴの論理レベルに応じて、クロック信号ＣＬＫ又はＣＬＫ＿２のどちらか選択し、セレクタ出力信号ＣＯとして出力するセレクタ３０２が設けられている。即ち、セレクタ３０２は、テスト信号ＴＥＳＴが「１」のときにクロック信号ＣＬＫ＿２を出力し、テスト信号ＴＥＳＴが「０」のときにクロック信号ＣＬＫを出力する。更に、リセット信号ＲＥＳＥＴ及びセレクタ出力信号ＣＯを入力し、カウンタ出力信号Ａ２、Ａ１及びＡ０（Ｔ１）を出力する３ビットのカウンタ３００が設けられている。また、テスト信号ＴＥＳＴ及びクロック信号ＣＬＫ＿２のＮＡＮＤ論理を出力する２入力ナンドゲート３０３、並びに２入力ナンドゲート３０３の出力信号を反転して信号ＣＬＫ＿２Ａを出力するインバータ３０４が設けられている。これらからアドレス発生回路が構成されている。
【００２８】
また、本実施例には、メモリ３０５からのデータ信号Ｄａｔａを外部端子３０７に出力する出力回路３０６が設けられている。
【００２９】
デコーダ３０８には、カウンタ出力信号Ａ２、Ａ１及びＡ０を、夫々反転して信号Ａ２Ｂ、Ａ１Ｂ及びＡ１０（Ｔ１Ｂ）を出力するインバータ３２０乃至３２２、並びに一方の入力端子に信号ＣＬＫ＿２Ａが入力される６個の２入力ノアゲート３３０乃至３３２及び３５０乃至３５２が設けられている。２入力ノアゲート３３０、３３１及び３３２の各他方の入力端子には、夫々信号Ａ０Ｂ、Ａ１Ｂ及びＡ２Ｂ（Ｔ１Ｂ）が入力され、２入力ノアゲート３５０、３５１及び３５２の各他方の入力端子には、夫々カウンタ出力信号Ａ０、Ａ１及びＡ２（Ｔ１）が入力される。また、夫々２入力ノアゲート３３０、３３１及び３３２の各出力信号を反転するインバータ３４０、３４１及び３４２、並びに夫々２入力ノアゲート３５０、３５１及び３５２の各出力信号を反転するインバータ３６０、３６１及び３６２が設けられている。インバータ３４０、３４１及び３４２から３ビットの信号Ｔ２Ｂが出力され、インバータ３６０、３６１及び３６２から３ビットの信号Ｔ２が出力される。更に、夫々信号Ｓ０乃至Ｓ７を出力する３入力ナンドゲート３１０乃至３１７が設けられている。３入力ナンドゲート３１０には、インバータ３４０、３４１及び３４２の各出力信号が入力される。３入力ナンドゲート３１１には、インバータ３６０、３４１及び３４２の各出力信号が入力される。３入力ナンドゲート３１２には、インバータ３４０、３６１及び３４２の各出力信号が入力される。３入力ナンドゲート３１３には、インバータ３６０、３６１及び３４２の各出力信号が入力される。３入力ナンドゲート３１４には、インバータ３４０、３４１及び３６２の各出力信号が入力される。３入力ナンドゲート３１５には、インバータ３６０、３４１及び３６２の各出力信号が入力される。３入力ナンドゲート３１６には、インバータ３４０、３６１及び３６２の各出力信号が入力される。そして、３入力ナンドゲート３１７には、インバータ３６０、３６１及び３６２の各出力信号が入力される。なお、３入力ナンドゲート３１０乃至３１７は、図１１に示す従来のものと同様の構造を有しているので、その詳細な説明は省略する。信号Ｓ０乃至Ｓ７は、８アドレスかつ８ビットのメモリ３０５に供給される。
【００３０】
次に、上述のように構成された第１の実施例の動作について説明する。図２は第１の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【００３１】
セレクタ３０２は、前述のように、テスト信号ＴＥＳＴが「１」の場合にクロック信号ＣＬＫ＿２をセレクタ出力信号ＣＯとして出力する。この状態でリセット信号ＲＥＳＥＴが「１」になると、３ビットカウンタ３００の出力信号は「０００」に初期化される。一方、リセット信号ＲＥＳＥＴが「０」になると、３ビットカウンタ３００は、クロック信号ＣＬＫ＿２の立ち上がりエッジに同期してインクリメントを開始し、アドレス信号としてカウンタ出力信号Ｔ１を「０００」から「１１１」に向けて順次インクリメントする。
【００３２】
インバータ３４０からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ０Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。同様に、インバータ３４１からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ１Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。また、インバータ３４２からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ２Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。従って、信号Ｔ２Ｂは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ｔ１を反転したものになり、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１１１」になる。
【００３３】
インバータ３６０からは、ＣＬＫ＿２Ａが「０」のときには、信号Ａ０と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。インバータ３６１からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ１と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。また、インバータ３６２からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ２と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。従って、信号Ｔ２は、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ｔ１と同じものになり、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１１１」になる。
【００３４】
信号Ｔ２及びＴ２Ｂが入力された３入力ナンドゲート３１０乃至３１７は、夫々３入力の否定論理積をとって、デコード信号として信号Ｓ０乃至Ｓ７を出力する。このとき、下記表６乃至表９に示すように、信号Ｓ０乃至Ｓ７のうちの１つが「０」になって出力され、残りの７つは「１」になって出力される。そして、このデコード信号がアドレス信号としてメモリ３０５に入力され、メモリ３０５から該当するアドレスのメモリセルに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路３０６を介して外部端子３０７に出力される。従って、カウンタ出力信号Ｔ１が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００３５】
下記表６乃至表９に、デコーダ３０４に設けられた各３入力ナンドゲートにおける入力信号と正常な場合の出力信号との関係を示す。なお、表６乃至表９は、時間の経過に伴う各信号の論理レベルの推移に対応している。
【００３６】
【表６】
【００３７】
【表７】
【００３８】
【表８】
【００３９】
【表９】
【００４０】
表６乃至表９に示すように、本実施例では、３入力ナンドゲート３１０乃至３１７に「０１１」、「１０１」又は「１１０」の信号が入力される直前には、必ず「１１１」の信号が入力されている。従って、前述のように、３入力ナンドゲート３１０乃至３１７の各出力端子はその度にディスチャージされるので、寄生容量が存在していても、その前の出力状態がそのまま維持されることはなくなる。
【００４１】
このように、本実施例によれば、デコーダ３０８の最終段に設けられた８個の３入力ナンドゲートの出力端子は、新たなアドレス信号が入力されるたびにディスチャージされるので、３入力ナンドゲートを構成するトランジスタに故障があるときには、確実にそれを検出することができる。また、メモリ３０５の容量を８バイトとしているが、１６パターンかつ１６クロックでメモリ３０５のデータのテストが可能なため、従来と比してもテストパターン及びテスト時間を増やす必要はない。
【００４２】
なお、本実施例では、クロック信号ＣＬＫ＿２Ａが「１」のときには、３入力ナンドゲート３１０乃至３１７に全て「１」が入力されるため、信号Ｓ０乃至Ｓ７は全て「０」になって複数のメモリセルが選択されることになるが、このタイミングでの外部端子３０７の出力を無視することに予め決めておけば、テストにおいて問題は生じない。
【００４３】
また、メモリの容量が２ｎバイトで、アドレス信号がｎビットの場合には、信号Ｔ１を反転するインバータがｎ個、これらのインバータの各出力信号及びクロック信号ＣＬＫ＿２Ａを入力するノアゲートがｎ個、これらのノアゲートの各出力信号を反転して信号Ｔ２Ｂを出力するインバータがｎ個、信号Ｔ１及びクロック信号ＣＬＫ＿２Ａを入力するノアゲートがｎ個、これらのノアゲートの各出力信号を反転して信号Ｔ２を出力するインバータがｎ個、信号Ｔ２及びＴ２Ｂを入力するナンドゲートが２ｎ個あれば、第１の実施例と同様の動作が可能である。
【００４４】
次に、本発明の第２の実施例について説明する。第１の実施例では、デコーダに３入力ナンドゲートが設けられているが、本発明は３入力ノアゲートが設けられたデコーダにも適用することができる。第２の実施例は、このような３入力ノアゲートが設けられたデコーダに適用されるものである。図３は図１０に示す従来のテスト回路に対し３入力ナンドゲートを３入力ノアゲートに代替させた回路を示すブロック図である。なお、図３に示すテスト回路において、図１０に示すものと同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００４５】
このテスト回路では、３入力ナンドゲート１１０乃至１１７の替わりに３入力ノアゲート５１０乃至５１７が設けられてデコーダ５０４が構成されている。
【００４６】
図４はデコーダ５０４に設けられた各３入力ノアゲートの構造を示す回路図である。各３入力ナンドゲートには、１個の入力端子ＩＮ０にゲートが接続されたＰチャネルトランジスタ６００及びＮチャネルトランジスタ６１０、１個の入力端子ＩＮ１にゲートが接続されたＰチャネルトランジスタ６０１及びＮチャネルトランジスタ６１１、並びに残りの入力端子ＩＮ２にゲートが接続されたＰチャネルトランジスタ６０２及びＮチャネルトランジスタ６１２が設けられている。Ｎチャネルトランジスタ６１０乃至６１２の各ソースには接地電位ＧＮＤが供給される。Ｐチャネルトランジスタ６００のソースには電源電位ＶＤＤが供給される。Ｐチャネルトランジスタ６０１のソースはＰチャネルトランジスタ６００のドレインに接続され、Ｐチャネルトランジスタ６０２のソースはＰチャネルトランジスタ６０１のドレインに接続されている。Ｎチャネルトランジスタ６１０乃至６１２及びＰチャネルトランジスタ６０２の各ドレインは出力端子ＯＵＴ１に共通接続されている。出力端子ＯＵＴ１には、メモリ１０５との間の接続及びそのための配線等による容量２２０が寄生している。
【００４７】
このように構成されたテスト回路（参考例）においては、デコーダ５０４によってセレクト出力信号Ｂ２、Ｂ１及びＢ０がデコードされ、信号Ｓ０乃至Ｓ７のうちの１つが「１」になる、他の７つが「０」になる。そして、メモリ１０５から該当するアドレスのメモリセルのデータがデータ信号ＤＡＴＡとして出力され、出力回路１０６を通して外部端子１０７に出力される。
【００４８】
下記表１０乃至表１３に、デコーダ５０４に設けられた各３入力ノアゲートにおける入力信号と正常な場合の出力信号との関係を示す。
【００４９】
【表１０】
【００５０】
【表１１】
【００５１】
【表１２】
【００５２】
【表１３】
【００５３】
しかし、このような構成のテスト回路では、故障していてもその検出ができないトランジスタがある。
【００５４】
例えば、３入力ノアゲート５１３のＮチャネルトランジスタ６１１がオンにならないという故障があったと仮定する。Ｎチャネルトランジスタ６１１の故障を検出するには、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」を入力する。この結果、Ｎチャネルトランジスタ６１１が故障していれば、「１」の信号が出力されるはずであり、故障していなければ、「０」の信号が出力されるはずである。そこで、例えば、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０には、表１０に示す順番でセレクト出力信号等が入力される。例えば、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」が入力されると、Ｎチャネルトランジスタ６１０は正常に動作してオンになる。このため、出力ＯＵＴ１には「０」の信号が出力される。次に、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」が入力されると、Ｎチャネルトランジスタ６１１は故障のためにオンにならないが、出力端子ＯＵＴ１の状態は寄生容量２２０により前の状態に保持されているため、出力端子ＯＵＴ１の論理レベルは「０」のままで変化しない。従って、Ｎチャネルトランジスタ６１１が故障しているにも拘わらず、正常に動作するときと同じ出力値が得られるため、期待したメモリセルのデータが読み出される。この結果、デコーダ５０４が正常に動作したものと判断されてＮチャネルトランジスタ６１１の故障は検出されない。
【００５５】
このように、Ｎチャネルトランジスタ６１１が正常のときに出力端子ＯＵＴ１の論理レベルが「０」になり、故障のときに「１」になるはずであるが、寄生容量２２０により前の出力状態が保持されているため、直前の論理レベルが「０」の場合には、正常及び故障に拘わらず、出力端子ＯＵＴ１の論理レベルは「０」になってしまう。その他の３入力ノアゲートについても同様で、下記表１４に示すように、故障を検出することができないトランジスタが存在する。
【００５６】
【表１４】
【００５７】
これに対し、各３入力ノアゲートに「０１０」の信号が入力される直前に出力端子ＯＵＴ１をチャージアップしておけば、即ち、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に「０」の信号を入力して出力レベルを「１」にしておけば、３入力ノアゲートに「０１０」を入力したときには、Ｎチャネルトランジスタ６１１が故障していれば、出力端子ＯＵＴ１の論理レベルは「１」になり、正常な場合のものと異なるので、デコーダでデコードミスが発生する。従って、目的以外のメモリセルからデータが読み出されるため、故障が必ず検出される。Ｎチャネルトランジスタ６１０及び６１２の故障検出についても同様である。即ち、Ｎチャネルトランジスタ６１２の場合には、３入力ノアゲートに「１００」の信号を入力する直前に「０００」の信号を入力すれば故障検出が可能になり、Ｎチャネルトランジスタ６１０の場合には、３入力ノアゲートに「００１」の信号を入力する直前に「０００」の信号を入力すれば故障検出が可能になる。
【００５８】
このように、各３入力ノアゲートに「１００」、「０１０」又は「００１」の信号を入力する直前には「０００」の信号を入力することにより、３入力ノアゲート５１０乃至５１７を構成するＮチャネルトランジスタの故障検出が可能になる。第２の実施例は、このような作用を実現するテスト回路である。図５は本発明の第２の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図５に示す第２の実施例において、図１に示す第１の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。
【００５９】
第２の実施例においては、２入力ナンドゲート３０３及びインバータ３０４の替わりにテスト信号ＴＥＳＴ及びクロック信号ＣＬＫ＿２の否定論理積をクロック信号ＣＬＫ＿２Ｂとして出力する２入力ナンドゲート７０３が設けられている。また、デコーダ３０８には、２入力ノアゲート３３０乃至３３２及び３５０乃至３５２の替わりに２入力ナンドゲート７３０乃至７３２及び７５０乃至７５２が設けられ、インバータ３４０乃至３４２及び３６０乃至３６２の替わりにインバータ７４０乃至７４２及び７６０乃至７６２が設けられ、３入力ナンドゲート３１０乃至３１７の替わりに３入力ノアゲート７１０乃至７１７が設けられている。２入力ナンドゲート７３２、７３１及び７３０から信号Ｔ１Ｂとクロック信号ＣＬＫ＿２Ａとの否定論理積が出力され、インバータ７４２、７４１及び７４０から２入力ナンドゲート７３２、７３１及び７３０の出力信号に対する反転信号Ｔ３Ｂが出力される。また、２入力ナンドゲート７５２、７５１及び７５０から信号Ｔ１とクロック信号ＣＬＫ＿２Ａとの否定論理積が出力され、インバータ７６２、７６１及び７６０から２入力ナンドゲート７５２、７５１及び７５０の出力信号に対する反転信号Ｔ３が出力される。３入力ノアゲート７１０乃至７１７からは、信号Ｔ３及びＴ３Ｂの否定論理和として信号Ｓ０乃至Ｓ７が出力される。なお、３入力ノアゲート７１０乃至７１７は、図４に示すものと同様の構造を有している。
【００６０】
次に、上述のように構成された第２の実施例の動作について説明する。図６は第２の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【００６１】
セレクタ３０２は、テスト信号ＴＥＳＴが「１」の場合にクロック信号ＣＬＫ＿２をセレクタ出力信号ＣＯとして出力する。この状態でリセット信号ＲＥＳＥＴが「１」になると、３ビットカウンタ３００の出力信号は「０００」に初期化される。一方、リセット信号ＲＥＳＥＴが「０」になると、クロック信号ＣＬＫ＿２の立ち上がりエッジの同期してインクリメントを開始し、アドレス信号としてカウンタ出力信号Ｔ１を「０００」から「１１１」に向けて順次インクリメントする。
【００６２】
インバータ７４０からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ０Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。同様に、インバータ７４１からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ１Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。また、インバータ７４２からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ２Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の論理レベルが出力される。従って、信号Ｔ３Ｂは、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０００」になり、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ｔ１を反転したものになる。
【００６３】
インバータ７６０からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ０と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。インバータ７６１からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ１と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときは、「０」の信号が出力される。また、インバータ７６２からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ２と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。従って、信号Ｔ２は、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０００」になり、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ｔ１を同じものになる。
【００６４】
信号Ｔ３及びＴ３Ｂが入力された３入力ノアゲート７１０乃至７１７は、夫々３入力の否定論理和をとって、デコード信号として信号Ｓ０乃至Ｓ７を出力する。このとき、下記表１５乃至表１８に示すように、信号Ｓ０乃至Ｓ７のうちの１つが「０」になって出力され、残りの７つは「１」になって出力される。そして、このデコード信号がアドレス信号としてメモリ３０５に入力され、メモリ３０５から該当するアドレスに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路３０６を介して外部端子３０７に出力される。従って、カウンタ出力信号Ｔ１が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００６５】
下記表１５乃至表１８に、デコーダ５０８に設けられた各３入力ノアゲートにおける入力信号と正常な場合の出力信号との関係を示す。なお、表１５乃至表１８は、時間の経過に伴う各信号の論理レベルの推移に対応している。
【００６６】
【表１５】
【００６７】
【表１６】
【００６８】
【表１７】
【００６９】
【表１８】
【００７０】
表１５乃至表１８に示すように、本実施例では、３入力ノアゲート７１０乃至７１７に「００１」、「０１０」又は「１００」の信号が入力される直前には、必ず「０００」の信号が入力されている。従って、前述のように、３入力ノアゲート７１０乃至７１７の各出力端子はその度にディスチャージされるので、寄生容量が存在していても、その前の出力状態がそのまま維持されることはなくなる。
【００７１】
なお、本実施例では、クロック信号ＣＬＫ＿２Ｂが「０」のときには、３入力ノアゲート７１０乃至７１７に全て「０」が入力されるため、信号Ｓ０乃至Ｓ７は全て「１」になって複数のメモリセルが選択されることになるが、このタイミングでの外部端子３０７の出力を無視することに予め決めておけば、テストにおいて問題は生じない。
【００７２】
また、メモリの容量が２ｎバイトで、アドレス信号がｎビットの場合には、信号Ｔ１を反転するインバータがｎ個、これらのインバータの各出力信号及びクロック信号ＣＬＫ＿２Ｂを入力するナンドゲートがｎ個、これらのナンドゲートの各出力信号を反転して信号Ｔ３Ｂを出力するインバータがｎ個、信号Ｔ１及びクロック信号ＣＬＫ＿２Ｂを入力するナンドゲートがｎ個、これらのナンドゲートの各出力信号を反転して信号Ｔ３を出力するインバータがｎ個、信号Ｔ３及びＴ３Ｂを入力するノアゲートが２ｎ個あれば、第２の実施例と同様の動作が可能である。
【００７３】
次に、本発明の第３の実施例について説明する。第１実施例ではメモリ３０５の構成を８アドレス８ビットの構成としているが、実際の回路では２５６バイト８ビット等の構成となっており、デコーダとしては、ワード線を選択するためのＸデコーダだけでなくビット線を選択するためのＹデコーダが設けられ、Ｙデコーダに付随してＹセレクタも設けられる。第３の実施例は、このようなメモリ内蔵ＬＳＩに適用されるものである。図７は本発明の第３の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図７に示す第３の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００７４】
第３の実施例におけるメモリ９０５は、２５６バイト８ビットの構成となっている。また、３ビットカウンタ３００の替わりに８ビットカウンタ９００が設けられている。８ビットカウンタ９００から出力されるアドレス信号としての８つのカウンタ出力信号Ａ７乃至Ａ０のうち、４つの信号Ａ７乃至Ａ４はＸデコーダ９０８に入力され、４つの信号Ａ３乃至Ａ０はＹデコーダ９０９に入力される。
【００７５】
Ｘデコーダ９０８には、第１の実施例における３個のインバータ３２０乃至３２２に相当する４個のインバータ、６個の２入力ノアゲート３３０乃至３３２及び３５０乃至３５２に相当する８個の２入力ノアゲート、６個のインバータ３４０乃至３４２及び３６０乃至３６２に相当する８個のインバータ、並びに８個の３入力ナンドゲート３１０乃至３１７に相当する１６個の４入力ナンドゲートが設けられており、信号Ａ７乃至Ａ４及びクロック信号ＣＬＫ＿２Ａが入力される。また、４入力ナンドゲートの各出力信号Ｓ０乃至Ｓ１５はメモリ９０５のワード線に入力される。
【００７６】
また、Ｙデコーダ９０９は、Ｘデコーダ９０８と同様に、４個のインバータ、８個の２入力ノアゲート、８個のインバータ及び１６個の４入力ナンドゲートが設けられて構成されており、アドレス信号Ａ３乃至Ａ０及びＣＬＫ＿２Ａが入力される。４入力ナンドゲートの各出力信号Ｓ１６乃至Ｓ３２はセレクタ信号としてＹセレクタ９１０に入力される。
【００７７】
Ｙセレクタ９１０は、１６ビットのセレクト信号に基づいてメモリ３０５に設けられた１２８本のビット線から８本のビット線をセレクトする構造を有している。
【００７８】
このように構成された第３の実施例においても、Ｘデコーダ９０８及びＹデコーダ９０９に設けられた総計で３２個の４入力ナンドゲートを構成する各トランジスタの故障は、第１の実施例と同様にして検出することができる。即ち、各４入力ナンドゲートには、２クロックに１クロックの割合で必ず「１１１１」の信号が入力されるので、その度に出力端子がディスチャージされ、寄生容量の影響を受けずに正しい判定を行うことが可能である。
【００７９】
このように、メモリにＸデコーダ及びＹデコーダが接続されるＬＳＩにおいても、Ｘデコーダ及びＹデコーダを構成するトランジスタの故障検出が可能である。
【００８０】
次に、本発明の第４の実施例について説明する。第１乃至第３の実施例では、デコーダが１段構成となっているが、実際のデコーダでは、レイアウト面積削減及び高速動作等を考慮してプリデコーダが設けられる場合がある。第４の実施例はこのようなデコーダを備えたＬＳＩである。図８は第４の実施例に設けられるデコーダの構造を示す回路図である。第４の実施例は、デコーダの構造のみが第１の実施例と相違している。なお、図８に示すデコーダにおいて、図１に示す第１の実施例におけるデコーダと同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８１】
第４の実施例におけるデコーダには、クロック信号ＣＬＫ＿２Ａが入力される２入力ノアゲート９３０乃至９３９及び９６０乃至９６３が設けられている。２入力ノアゲート９３０及び９３２の他端には、インバータ３２２の出力信号が入力される。２入力ノアゲート９３１及び９３５の他端には、インバータ３２１の出力信号が入力される。２入力ノアゲート９３８の他端には、インバータ３２０の出力信号が入力される。２入力ノアゲート９３３及び９３７の他端には、信号Ａ１が入力される。２入力ノアゲート９３４及び９３６の他端には、信号Ａ２が入力される。２入力ノアゲート９３９の他端には、信号Ａ０が入力される。また、夫々２入力ノアゲート９３０乃至９３９の各出力信号を反転するインバータ９４０乃至９４９が設けられている。更に、インバータ９４０及び９４１の各出力信号の否定論理積をとる２入力アンドゲート９２０、インバータ９４２及び９４３の各出力信号の否定論理積をとる２入力アンドゲート９２１、インバータ９４４及び９４５の各出力信号の否定論理積をとる２入力アンドゲート９２２、並びにインバータ９４６及び９４７の各出力信号の否定論理積をとる２入力アンドゲート９２３が設けられている。このようにしてプリデコーダが構成されている。
【００８２】
また、２入力ナンドゲート９２０と２入力ノアゲート９６０の他端との間にインバータ９５０が接続され、２入力ナンドゲート９２１と２入力ノアゲート９６１の他端との間にインバータ９５１が接続され、２入力ナンドゲート９２２と２入力ノアゲート９６２の他端との間にインバータ９５２が接続され、２入力ナンドゲート９２３と２入力ノアゲート９６３の他端との間にインバータ９５３が接続されている。更に、夫々２入力ノアゲート９６０乃至９６３の出力信号を反転するインバータ９７０乃至９７３、並びに８個の２入力ナンドゲート９１０乃至９１７が設けられている。２入力ナンドゲート９１０には、インバータ９７０及び９４８の出力信号が入力され、２入力ナンドゲート９１１には、インバータ９７２及び９４８の出力信号が入力され、２入力ナンドゲート９１２には、インバータ９７１及び９４８の出力信号が入力され、２入力ナンドゲート９１３には、インバータ９７３及び９４８の出力信号が入力される。また、２入力ナンドゲート９１４には、インバータ９７０及び９４９の出力信号が入力され、２入力ナンドゲート９１５には、インバータ９７２及び９４９の出力信号が入力され、２入力ナンドゲート９１６には、インバータ９７１及び９４９の出力信号が入力され、２入力ナンドゲート９１７には、インバータ９７３及び９４９の出力信号が入力される。そして、夫々２入力ナンドゲート９１０乃至９１７から信号Ｓ０乃至Ｓ７が出力される。
【００８３】
このように構成された第４の実施例においては、第１の実施例と同様に、デコーダに設けられた各２入力ナンドゲートに入力される信号は、クロック信号ＣＬＫ＿２Ａの半クロック毎に「１１」になる。従って、各出力信号はその度にディスチャージされるので、全ての２入力ナンドゲートを構成するトランジスタの故障を検出することができる。
【００８４】
次に、本発明の第５の実施例について説明する。図９は本発明の第５の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図９に示す第５の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８５】
第１の実施例では、クロック信号ＣＬＫ＿２Ａを生成するために２分周回路３０１が設けられているが、ＣＰＵクロックの生成及び周辺機能動作クロックの生成等のために位相が相違する複数のクロック信号を有しているメモリ内蔵ＬＳＩにおいては、位相がずれたクロック信号をクロック信号ＣＬＫ＿２として使用することができる。第５の実施例はこのような構成のＬＳＩである。
【００８６】
本実施例においては、クロック信号ＣＬＫ＿２は、第１の実施例における２分周回路３０１とは異なる回路により生成されたものであり、クロック信号ＣＬＫを２分周したものと同等のクロック信号である。従って、クロック信号ＣＬＫ＿２Ａも、クロック信号ＣＬＫを２分周したものと同等のクロック信号になる。
【００８７】
このような第５の実施例によっても、第１の実施例と同等の効果を得ることができる。
【００８８】
【発明の効果】
以上詳述したように、本発明によれば、アドレス発生回路により、アドレス信号が変化するたびにデコーダの複数の出力端子をディスチャージする信号をデコーダに出力するので、デコーダの出力段の論理回路に設けられたトランジスタの故障検出を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図２】第１の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【図３】図１０に示す従来のテスト回路に対し３入力ナンドゲートを３入力ノアゲートに代替させた回路を示すブロック図である。
【図４】デコーダ５０４に設けられた各３入力ノアゲートの構造を示す回路図である。
【図５】本発明の第２の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図６】第２の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【図７】本発明の第３の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図８】第４の実施例に設けられるデコーダの構造を示す回路図である。
【図９】本発明の第５の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図１０】特開２０００−７６９００号公報に開示された従来のテスト回路の構造を示すブロック図である。
【図１１】デコーダ１０４に設けられた各３入力ナンドゲートの構造を示す回路図である。
【符号の説明】
３００、９００；カウンタ
３０１；分周回路
３０２；セレクタ
３０５、９０５；メモリ
３０６；出力回路
３０７；外部端子
３０８、５０８；デコーダ
９０８；Ｘデコーダ
９０９；Ｙデコーダ
９１０；Ｙセレクタ
【発明の属する技術分野】
本発明はリード・オンリ・メモリ等のメモリを内蔵したメモリ内蔵ＬＳＩに関し、特に、デコーダの故障の検出を確実に行うメモリ内蔵ＬＳＩに関する。
【０００２】
【従来の技術】
メモリ内蔵ＬＳＩ（以下、単にＬＳＩという）において、メモリのデータを読み出すためのアドレスを出力するデコーダが正常に動作できるか否かをテストする技術として、予めメモリにテストデータを記憶させておき、外部端子からアドレスデータをアドレス信号としてメモリに与えて、そのメモリに記憶されているデータを外部端子に出力してテストデータと一致しているか否かを確認する技術が知られている。しかし、このテスト技術では、デコーダの構成によって外部端子から入力するアドレスデータを考慮する必要があり、また、テストデータの作成時にミスを作り込む可能性がある。
【０００３】
また、外部端子からアドレスデータを入力できない構成のＬＳＩ、例えば、メモリ内蔵マイクロコンピュータのデコーダをテストする技術として、カウンタの出力をアドレス信号としてメモリに与えて、そのメモリに記憶されているデータを外部に出力して確認する技術が知られている。例えば、特開２０００−７６９００号公報には、アドレス信号を昇順及び降順に変化させることで、デコーダを構成する各トランジスタの故障検出を行うテスト回路が開示されている。
【０００４】
図１０は特開２０００−７６９００号公報に開示された従来のテスト回路の構造を示すブロック図である。この公報に記載されたテスト回路は、例えば容量が８バイト（アドレス信号は３ビット）であり、データが８ビット幅で出力されるリード・オンリ・メモリ（ＲＯＭ）を対象とするテスト回路である。この従来のテスト回路には、３ビットカウンタ１００、この３ビットカウンタ１００からのオーバーフロー信号ＯＶＦが入力されるフリップフロップ（以下、Ｆ／Ｆという）１０１、３ビットカウンタ１００からのカウンタ出力信号ＴＯを反転して信号ＴＯＢを出力するインバータ１０３、及びＦ／Ｆ１０１からの出力信号ＦＯの論理レベルがロウ「０」のときにカウンタ出力信号ＴＯを、ハイ「１」のときにインバータ出力信号ＴＯＢを、３ビットのセレクト出力信号Ｂ２、Ｂ１及びＢ０としてデコーダ１０４に出力するセレクタ１０２が設けられている。３ビットカウンタ１００のカウンタ出力信号ＴＯは、リセット信号ＲＥＳＥＴが「１」になると、「０００」に初期化され、リセット信号ＲＥＳＥＴが「０」になると、クロック信号ＣＬＫの立ち上がりエッジに同期してインクリメントを開始し、カウンタ出力信号ＴＯを「０００」から「１１１」に向けて昇順にインクリメントする。また、Ｆ／Ｆ１０１は、オーバーフロー信号ＯＶＦが「１」になると、オーバーフロー信号ＯＶＦの立ち上がりエッジに同期して出力信号ＦＯの論理レベルを以前の状態から反転する。
【０００５】
また、テスト回路には、メモリ１０５からのデータ信号Ｄａｔａを外部端子１０７に出力する出力回路１０６が設けられている。
【０００６】
デコーダ１０４には、セレクト出力信号Ｂ２、Ｂ１及びＢ０を、夫々反転するインバータ１２０乃至１２２、並びに、夫々信号Ｓ０乃至Ｓ７を出力する３入力ナンドゲート１１０乃至１１７が設けられている。３入力ナンドゲート１１０には、インバータ１２０、１２１及び１２２の出力信号が入力される。３入力ナンドゲート１１１には、インバータ１２１及び１２２の出力信号並びにセレクト出力信号Ｂ０が入力される。３入力ナンドゲート１１２には、インバータ１２０及び１２２の出力信号並びにセレクト出力信号Ｂ１が入力される。３入力ナンドゲート１１３には、インバータ１２２の出力信号並びにセレクト出力信号Ｂ０及びＢ１が入力される。３入力ナンドゲート１１４には、インバータ１２０及び１２１の出力信号並びにセレクト出力信号Ｂ２が入力される。３入力ナンドゲート１１５には、インバータ１２１の出力信号並びにセレクト出力信号Ｂ０及びＢ２が入力される。３入力ナンドゲート１１６には、インバータ１２０の出力信号並びにセレクト出力信号Ｂ１及びＢ２が入力される。そして、３入力ナンドゲート１１７には、セレクト出力信号Ｂ２、Ｂ１及びＢ０が入力される。
【０００７】
図１１はデコーダ１０４に設けられた各３入力ナンドゲートの構造を示す回路図である。各３入力ナンドゲートには、１個の入力端子ＩＮ０にゲートが接続されたＰチャネルトランジスタ２００及びＮチャネルトランジスタ２１０、１個の入力端子ＩＮ１にゲートが接続されたＰチャネルトランジスタ２０１及びＮチャネルトランジスタ２１１、並びに残りの入力端子ＩＮ２にゲートが接続されたＰチャネルトランジスタ２０２及びＮチャネルトランジスタ２１２が設けられている。Ｐチャネルトランジスタ２００乃至２０２の各ソースには電源電圧ＶＤＤが供給される。Ｎチャネルトランジスタ２１０のソースには接地電位ＧＮＤが供給される。Ｎチャネルトランジスタ２１１のソースはＮチャネルトランジスタ２１０のドレインに接続され、Ｎチャネルトランジスタ２１２のソースはＮチャネルトランジスタ２１１のドレインに接続されている。Ｐチャネルトランジスタ２００乃至２０２及びＮチャネルトランジスタ２１２の各ドレインは出力端子ＯＵＴ１に共通接続されている。なお、出力端子ＯＵＴ１には、メモリ１０５との間の接続及びそのための配線等による容量２２０が寄生している。
【０００８】
このように構成された従来のテスト回路においては、３ビットのセレクタ出力信号Ｂ２、Ｂ１、Ｂ０をアドレス信号として「０００」から「１１１」に昇順に順次インクリメント（８通り）していくことで、デコーダのテストが可能である。リセット信号ＲＥＳＥＴが「０」になることで３ビットカウンタ１００のカウンタ出力信号ＴＯが「０００」に初期化され、その後、リセット信号ＲＥＳＥＴが「１」になることで３ビットカウンタ１００がクロック信号ＣＬＫの立ち上がりエッジに同期してカウントを開始する。また、リセット信号が「１」になると、Ｆ／Ｆ１０１の出力信号は「０」になる。従って、セレクタ１０２は、カウンタ出力信号ＴＯをセレクト出力信号Ｂ２、Ｂ１及びＢ０として出力する。
【０００９】
デコーダ１０４は、セレクト出力信号Ｂ２、Ｂ１及びＢ０をデコードして３入力ナンドゲート１１０乃至１１７の出力信号Ｓ０乃至Ｓ７のうちから１つの出力信号が「０」になったアドレス信号をメモリ１０５に出力する。そして、メモリ１０５から該当するアドレスのメモリセルに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路１０６を介して外部端子１０７に出力される。従って、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００１０】
その後、３ビットカウンタ１００は、カウンタ出力信号ＴＯが「１１１」になっている状態でクロック信号ＣＬＫの立ち上がりエッジを検出すると、オーバーフロー信号ＯＶＦを「１」に変化させると共に、カウンタ出力信号ＴＯを「０００」にする。オーバーフロー信号ＯＶＦが「１」になると、Ｆ／Ｆ１０１は、その立ち上がりエッジに同期して出力信号ＦＯを「０」から「１」に変化させる。従って、セレクタ１０２はインバータ出力信号ＴＯＢをセレクト出力信号Ｂ２、Ｂ１及びＢ０として出力する。即ち、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「１１１」から「０００」に向けて降順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。このようにして、メモリセルに記憶されたテストデータを昇順及び降順の両方の順序でテストすることができる。
【００１１】
下記表１乃至表４に、デコーダ１０４に設けられた各３入力ナンドゲートにおける入力信号と正常な場合の出力信号との関係を示す。
【００１２】
【表１】
【表２】
【表３】
【表４】
【発明が解決しようとする課題】
しかしながら、上述のような構成のテスト回路では、例えばデコーダを構成するＰチャネルトランジスタに、故障していてもその検出ができないものがあるという問題点がある。
【００１７】
３入力ナンドゲート１１３のＰチャネルトランジスタ２０２がオンにならないという故障があったと仮定する。Ｐチャネルトランジスタ２０２の故障を検出するには、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」を入力すればよい。この結果、Ｐチャネルトランジスタ２０２が故障していれば、「０」の信号が出力されるはずであり、故障していなければ、「１」の信号が出力されるはずである。そこで、例えば、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０には、表２に示す順番でセレクト出力信号等が入力される。例えば、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」が入力されると、Ｐチャネルトランジスタ２００は正常に動作してオンになる。このため、出力端子ＯＵＴ１には「１」の信号が出力される。次に、３入力ナンドゲート１１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」が入力されると、Ｐチャネルトランジスタ２０２は故障のためにオンにならないが、出力端子ＯＵＴ１の状態は寄生容量２２０により前の状態に保持されているため、出力端子ＯＵＴ１の論理レベルは「１」のままで変化しない。従って、Ｐチャネルトランジスタ２０２が故障しているにも拘わらず、正常に動作するときと同じ出力値が得られるため、期待したメモリセルのデータが読み出される。この結果、デコーダ１０４が正常に動作したものと判断されてＰチャネルトランジスタ２０２の故障は検出されない。その他の３入力ナンドゲートについても同様で、下記表５に示すように、故障を検出することができないトランジスタが存在する。
【００１８】
【表５】
また、メモリ内蔵ＬＳＩの実際の使用に際し、３入力ナンドゲート１１３のＰチャネルトランジスタ２０２がオンにならない故障があったとすると、デコーダ１０４に入力されるアドレスデータはその使用方法により異なるため、例えば、セレクト出力信号Ｂ２、Ｂ１及びＢ０が「０１１」から「０１０」に変化して、入力端子ＩＮ２、ＩＮ１及びＩＮ０に入力される信号が「１１１」から「１１０」に変化するような順番でアドレス信号が入力されることがある。このような場合、前述のように、入力端子ＩＮ２、ＩＮ１及びＩＮ０に「１１０」の信号が入力されたときには前の出力状態が保持されているので、出力端子ＯＵＴ１には「０」の信号Ｓ３が出力される。故障がない場合には、３入力ナンドゲート１１２のみが「０」の信号を出力して、信号Ｓ２が伝播するワード線が接続されているメモリセルのみが選択されるが、３入力ナンドゲート１１３の出力信号Ｓ３が伝播するワード線が接続されているメモリセルも選択されるので、２つのメモリセルが同時に選択された状態になる。この結果、本来読み出すべきデータが読み出されなくなり、ＬＳＩとして誤動作する。
【００２０】
本発明はかかる問題点に鑑みてなされたものであって、動作テストにより確実にデコーダ内のトランジスタの故障を検出することができるメモリ内蔵ＬＳＩを提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係るメモリ内蔵ＬＳＩは、メモリと、複数の出力端子を備え前記メモリ用のアドレス信号をデコードするデコーダと、このデコーダの動作テストの際に前記デコーダにアドレス信号を出力するアドレス発生回路と、を有するメモリ内蔵ＬＳＩにおいて、前記アドレス発生回路は、アドレス信号が変化するたびに前記複数の出力端子をディスチャージする信号を前記デコーダに出力することを特徴とする。
【００２２】
本願発明者が前記課題を解決すべく、鋭意実験研究を重ねた結果、以下の方法によれば確実にトランジスタの検出を行うことができることを見出した。図１１におけるＰチャネルトランジスタ２０２の故障を検出する際に、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」の信号を入力する前に出力状態をディスチャージしておけば、即ち各入力端子ＩＮ２、ＩＮ１及びＩＮ０に「１」の信号を入力して出力を「０」にしておけば、Ｐチャネルトランジスタ２０２が故障している場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」の信号を入力したときに出力端子ＯＵＴ１の論理レベルは「０」になる。このため、正常なときの論理レベルと相違するので、デコーダがデコードミスをしたことによって目的とした以外のメモリセルからデータが読み出されるため、故障を検出できる。Ｐチャネルトランジスタ２０１及び２００の故障検出も同様である。つまり、Ｐチャネルトランジスタ２０１の場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「１」、「０」及び「１」の信号を入力する前に各入力端子に「１」の信号を入力すればよく、Ｐチャネルトランジスタ２００の場合には、入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「１」、「１」、「０」の信号を入力する前に各入力端子に「１」の信号を入力すればよい。
【００２３】
本発明においては、このような知見の基に、アドレス発生回路により、アドレス信号が変化するたびにデコーダの複数の出力端子をディスチャージする信号をデコーダに出力するので、上述のような動作が可能になり、デコーダの出力段の論理回路に設けられたトランジスタの故障検出を確実に行うことが可能である。
【００２４】
なお、前記アドレス信号は、前記動作テストの際に順次インクリメントされ、前記アドレス発生回路は、前記アドレス信号の変化と同じ周期のクロック信号を前記デコーダに出力することができる。このとき、前記アドレス信号がｎビットの信号である場合に、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のノアゲートと、これらの第１のノアゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のノアゲートと、これらの第２のノアゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のナンドゲートと、を有してもよい。また、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のナンドゲートと、これらの第１のナンドゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のナンドゲートと、これらの第２のナンドゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のノアゲートと、を有してもよい。
【００２５】
また、前記デコーダは、Ｘデコーダであり、前記各出力端子は、前記メモリの各ワード線に接続されてもよい。更に、前記デコーダは、Ｙデコーダであり、前記各出力端子は、前記メモリのビット線を選択するＹセレクタに前記ビット線の選択の制御信号として入力されてもよい。
【００２６】
【発明の実施の形態】
以下、本発明の実施例に係るメモリ内蔵ＬＳＩについて、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、第１の実施例に内蔵されたメモリの容量は８バイト（アドレス信号は３ビット）であり、データは８ビット幅で出力される。
【００２７】
第１の実施例には、クロック信号ＣＬＫを入力し、このクロック信号ＣＬＫ２分周したクロック信号ＣＬＫ＿２（以後、ＣＬＫ＿２と呼ぶ）を出力する２分周回路３０１が設けられている。また、テスト信号ＴＥＳＴの論理レベルに応じて、クロック信号ＣＬＫ又はＣＬＫ＿２のどちらか選択し、セレクタ出力信号ＣＯとして出力するセレクタ３０２が設けられている。即ち、セレクタ３０２は、テスト信号ＴＥＳＴが「１」のときにクロック信号ＣＬＫ＿２を出力し、テスト信号ＴＥＳＴが「０」のときにクロック信号ＣＬＫを出力する。更に、リセット信号ＲＥＳＥＴ及びセレクタ出力信号ＣＯを入力し、カウンタ出力信号Ａ２、Ａ１及びＡ０（Ｔ１）を出力する３ビットのカウンタ３００が設けられている。また、テスト信号ＴＥＳＴ及びクロック信号ＣＬＫ＿２のＮＡＮＤ論理を出力する２入力ナンドゲート３０３、並びに２入力ナンドゲート３０３の出力信号を反転して信号ＣＬＫ＿２Ａを出力するインバータ３０４が設けられている。これらからアドレス発生回路が構成されている。
【００２８】
また、本実施例には、メモリ３０５からのデータ信号Ｄａｔａを外部端子３０７に出力する出力回路３０６が設けられている。
【００２９】
デコーダ３０８には、カウンタ出力信号Ａ２、Ａ１及びＡ０を、夫々反転して信号Ａ２Ｂ、Ａ１Ｂ及びＡ１０（Ｔ１Ｂ）を出力するインバータ３２０乃至３２２、並びに一方の入力端子に信号ＣＬＫ＿２Ａが入力される６個の２入力ノアゲート３３０乃至３３２及び３５０乃至３５２が設けられている。２入力ノアゲート３３０、３３１及び３３２の各他方の入力端子には、夫々信号Ａ０Ｂ、Ａ１Ｂ及びＡ２Ｂ（Ｔ１Ｂ）が入力され、２入力ノアゲート３５０、３５１及び３５２の各他方の入力端子には、夫々カウンタ出力信号Ａ０、Ａ１及びＡ２（Ｔ１）が入力される。また、夫々２入力ノアゲート３３０、３３１及び３３２の各出力信号を反転するインバータ３４０、３４１及び３４２、並びに夫々２入力ノアゲート３５０、３５１及び３５２の各出力信号を反転するインバータ３６０、３６１及び３６２が設けられている。インバータ３４０、３４１及び３４２から３ビットの信号Ｔ２Ｂが出力され、インバータ３６０、３６１及び３６２から３ビットの信号Ｔ２が出力される。更に、夫々信号Ｓ０乃至Ｓ７を出力する３入力ナンドゲート３１０乃至３１７が設けられている。３入力ナンドゲート３１０には、インバータ３４０、３４１及び３４２の各出力信号が入力される。３入力ナンドゲート３１１には、インバータ３６０、３４１及び３４２の各出力信号が入力される。３入力ナンドゲート３１２には、インバータ３４０、３６１及び３４２の各出力信号が入力される。３入力ナンドゲート３１３には、インバータ３６０、３６１及び３４２の各出力信号が入力される。３入力ナンドゲート３１４には、インバータ３４０、３４１及び３６２の各出力信号が入力される。３入力ナンドゲート３１５には、インバータ３６０、３４１及び３６２の各出力信号が入力される。３入力ナンドゲート３１６には、インバータ３４０、３６１及び３６２の各出力信号が入力される。そして、３入力ナンドゲート３１７には、インバータ３６０、３６１及び３６２の各出力信号が入力される。なお、３入力ナンドゲート３１０乃至３１７は、図１１に示す従来のものと同様の構造を有しているので、その詳細な説明は省略する。信号Ｓ０乃至Ｓ７は、８アドレスかつ８ビットのメモリ３０５に供給される。
【００３０】
次に、上述のように構成された第１の実施例の動作について説明する。図２は第１の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【００３１】
セレクタ３０２は、前述のように、テスト信号ＴＥＳＴが「１」の場合にクロック信号ＣＬＫ＿２をセレクタ出力信号ＣＯとして出力する。この状態でリセット信号ＲＥＳＥＴが「１」になると、３ビットカウンタ３００の出力信号は「０００」に初期化される。一方、リセット信号ＲＥＳＥＴが「０」になると、３ビットカウンタ３００は、クロック信号ＣＬＫ＿２の立ち上がりエッジに同期してインクリメントを開始し、アドレス信号としてカウンタ出力信号Ｔ１を「０００」から「１１１」に向けて順次インクリメントする。
【００３２】
インバータ３４０からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ０Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。同様に、インバータ３４１からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ１Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。また、インバータ３４２からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ２Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。従って、信号Ｔ２Ｂは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ｔ１を反転したものになり、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１１１」になる。
【００３３】
インバータ３６０からは、ＣＬＫ＿２Ａが「０」のときには、信号Ａ０と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。インバータ３６１からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ１と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。また、インバータ３６２からは、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ａ２と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１」の信号が出力される。従って、信号Ｔ２は、クロック信号ＣＬＫ＿２Ａが「０」のときには、信号Ｔ１と同じものになり、クロック信号ＣＬＫ＿２Ａが「１」のときには、「１１１」になる。
【００３４】
信号Ｔ２及びＴ２Ｂが入力された３入力ナンドゲート３１０乃至３１７は、夫々３入力の否定論理積をとって、デコード信号として信号Ｓ０乃至Ｓ７を出力する。このとき、下記表６乃至表９に示すように、信号Ｓ０乃至Ｓ７のうちの１つが「０」になって出力され、残りの７つは「１」になって出力される。そして、このデコード信号がアドレス信号としてメモリ３０５に入力され、メモリ３０５から該当するアドレスのメモリセルに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路３０６を介して外部端子３０７に出力される。従って、カウンタ出力信号Ｔ１が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００３５】
下記表６乃至表９に、デコーダ３０４に設けられた各３入力ナンドゲートにおける入力信号と正常な場合の出力信号との関係を示す。なお、表６乃至表９は、時間の経過に伴う各信号の論理レベルの推移に対応している。
【００３６】
【表６】
【表７】
【表８】
【表９】
表６乃至表９に示すように、本実施例では、３入力ナンドゲート３１０乃至３１７に「０１１」、「１０１」又は「１１０」の信号が入力される直前には、必ず「１１１」の信号が入力されている。従って、前述のように、３入力ナンドゲート３１０乃至３１７の各出力端子はその度にディスチャージされるので、寄生容量が存在していても、その前の出力状態がそのまま維持されることはなくなる。
【００４１】
このように、本実施例によれば、デコーダ３０８の最終段に設けられた８個の３入力ナンドゲートの出力端子は、新たなアドレス信号が入力されるたびにディスチャージされるので、３入力ナンドゲートを構成するトランジスタに故障があるときには、確実にそれを検出することができる。また、メモリ３０５の容量を８バイトとしているが、１６パターンかつ１６クロックでメモリ３０５のデータのテストが可能なため、従来と比してもテストパターン及びテスト時間を増やす必要はない。
【００４２】
なお、本実施例では、クロック信号ＣＬＫ＿２Ａが「１」のときには、３入力ナンドゲート３１０乃至３１７に全て「１」が入力されるため、信号Ｓ０乃至Ｓ７は全て「０」になって複数のメモリセルが選択されることになるが、このタイミングでの外部端子３０７の出力を無視することに予め決めておけば、テストにおいて問題は生じない。
【００４３】
また、メモリの容量が２ｎバイトで、アドレス信号がｎビットの場合には、信号Ｔ１を反転するインバータがｎ個、これらのインバータの各出力信号及びクロック信号ＣＬＫ＿２Ａを入力するノアゲートがｎ個、これらのノアゲートの各出力信号を反転して信号Ｔ２Ｂを出力するインバータがｎ個、信号Ｔ１及びクロック信号ＣＬＫ＿２Ａを入力するノアゲートがｎ個、これらのノアゲートの各出力信号を反転して信号Ｔ２を出力するインバータがｎ個、信号Ｔ２及びＴ２Ｂを入力するナンドゲートが２ｎ個あれば、第１の実施例と同様の動作が可能である。
【００４４】
次に、本発明の第２の実施例について説明する。第１の実施例では、デコーダに３入力ナンドゲートが設けられているが、本発明は３入力ノアゲートが設けられたデコーダにも適用することができる。第２の実施例は、このような３入力ノアゲートが設けられたデコーダに適用されるものである。図３は図１０に示す従来のテスト回路に対し３入力ナンドゲートを３入力ノアゲートに代替させた回路を示すブロック図である。なお、図３に示すテスト回路において、図１０に示すものと同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００４５】
このテスト回路では、３入力ナンドゲート１１０乃至１１７の替わりに３入力ノアゲート５１０乃至５１７が設けられてデコーダ５０４が構成されている。
【００４６】
図４はデコーダ５０４に設けられた各３入力ノアゲートの構造を示す回路図である。各３入力ナンドゲートには、１個の入力端子ＩＮ０にゲートが接続されたＰチャネルトランジスタ６００及びＮチャネルトランジスタ６１０、１個の入力端子ＩＮ１にゲートが接続されたＰチャネルトランジスタ６０１及びＮチャネルトランジスタ６１１、並びに残りの入力端子ＩＮ２にゲートが接続されたＰチャネルトランジスタ６０２及びＮチャネルトランジスタ６１２が設けられている。Ｎチャネルトランジスタ６１０乃至６１２の各ソースには接地電位ＧＮＤが供給される。Ｐチャネルトランジスタ６００のソースには電源電位ＶＤＤが供給される。Ｐチャネルトランジスタ６０１のソースはＰチャネルトランジスタ６００のドレインに接続され、Ｐチャネルトランジスタ６０２のソースはＰチャネルトランジスタ６０１のドレインに接続されている。Ｎチャネルトランジスタ６１０乃至６１２及びＰチャネルトランジスタ６０２の各ドレインは出力端子ＯＵＴ１に共通接続されている。出力端子ＯＵＴ１には、メモリ１０５との間の接続及びそのための配線等による容量２２０が寄生している。
【００４７】
このように構成されたテスト回路（参考例）においては、デコーダ５０４によってセレクト出力信号Ｂ２、Ｂ１及びＢ０がデコードされ、信号Ｓ０乃至Ｓ７のうちの１つが「１」になる、他の７つが「０」になる。そして、メモリ１０５から該当するアドレスのメモリセルのデータがデータ信号ＤＡＴＡとして出力され、出力回路１０６を通して外部端子１０７に出力される。
【００４８】
下記表１０乃至表１３に、デコーダ５０４に設けられた各３入力ノアゲートにおける入力信号と正常な場合の出力信号との関係を示す。
【００４９】
【表１０】
【表１１】
【表１２】
【表１３】
しかし、このような構成のテスト回路では、故障していてもその検出ができないトランジスタがある。
【００５４】
例えば、３入力ノアゲート５１３のＮチャネルトランジスタ６１１がオンにならないという故障があったと仮定する。Ｎチャネルトランジスタ６１１の故障を検出するには、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」を入力する。この結果、Ｎチャネルトランジスタ６１１が故障していれば、「１」の信号が出力されるはずであり、故障していなければ、「０」の信号が出力されるはずである。そこで、例えば、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０には、表１０に示す順番でセレクト出力信号等が入力される。例えば、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「１」が入力されると、Ｎチャネルトランジスタ６１０は正常に動作してオンになる。このため、出力ＯＵＴ１には「０」の信号が出力される。次に、３入力ノアゲート５１３の入力端子ＩＮ２、ＩＮ１及びＩＮ０に、夫々「０」、「１」、「０」が入力されると、Ｎチャネルトランジスタ６１１は故障のためにオンにならないが、出力端子ＯＵＴ１の状態は寄生容量２２０により前の状態に保持されているため、出力端子ＯＵＴ１の論理レベルは「０」のままで変化しない。従って、Ｎチャネルトランジスタ６１１が故障しているにも拘わらず、正常に動作するときと同じ出力値が得られるため、期待したメモリセルのデータが読み出される。この結果、デコーダ５０４が正常に動作したものと判断されてＮチャネルトランジスタ６１１の故障は検出されない。
【００５５】
このように、Ｎチャネルトランジスタ６１１が正常のときに出力端子ＯＵＴ１の論理レベルが「０」になり、故障のときに「１」になるはずであるが、寄生容量２２０により前の出力状態が保持されているため、直前の論理レベルが「０」の場合には、正常及び故障に拘わらず、出力端子ＯＵＴ１の論理レベルは「０」になってしまう。その他の３入力ノアゲートについても同様で、下記表１４に示すように、故障を検出することができないトランジスタが存在する。
【００５６】
【表１４】
これに対し、各３入力ノアゲートに「０１０」の信号が入力される直前に出力端子ＯＵＴ１をチャージアップしておけば、即ち、各入力端子ＩＮ２、ＩＮ１及びＩＮ０に「０」の信号を入力して出力レベルを「１」にしておけば、３入力ノアゲートに「０１０」を入力したときには、Ｎチャネルトランジスタ６１１が故障していれば、出力端子ＯＵＴ１の論理レベルは「１」になり、正常な場合のものと異なるので、デコーダでデコードミスが発生する。従って、目的以外のメモリセルからデータが読み出されるため、故障が必ず検出される。Ｎチャネルトランジスタ６１０及び６１２の故障検出についても同様である。即ち、Ｎチャネルトランジスタ６１２の場合には、３入力ノアゲートに「１００」の信号を入力する直前に「０００」の信号を入力すれば故障検出が可能になり、Ｎチャネルトランジスタ６１０の場合には、３入力ノアゲートに「００１」の信号を入力する直前に「０００」の信号を入力すれば故障検出が可能になる。
【００５８】
このように、各３入力ノアゲートに「１００」、「０１０」又は「００１」の信号を入力する直前には「０００」の信号を入力することにより、３入力ノアゲート５１０乃至５１７を構成するＮチャネルトランジスタの故障検出が可能になる。第２の実施例は、このような作用を実現するテスト回路である。図５は本発明の第２の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図５に示す第２の実施例において、図１に示す第１の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。
【００５９】
第２の実施例においては、２入力ナンドゲート３０３及びインバータ３０４の替わりにテスト信号ＴＥＳＴ及びクロック信号ＣＬＫ＿２の否定論理積をクロック信号ＣＬＫ＿２Ｂとして出力する２入力ナンドゲート７０３が設けられている。また、デコーダ３０８には、２入力ノアゲート３３０乃至３３２及び３５０乃至３５２の替わりに２入力ナンドゲート７３０乃至７３２及び７５０乃至７５２が設けられ、インバータ３４０乃至３４２及び３６０乃至３６２の替わりにインバータ７４０乃至７４２及び７６０乃至７６２が設けられ、３入力ナンドゲート３１０乃至３１７の替わりに３入力ノアゲート７１０乃至７１７が設けられている。２入力ナンドゲート７３２、７３１及び７３０から信号Ｔ１Ｂとクロック信号ＣＬＫ＿２Ａとの否定論理積が出力され、インバータ７４２、７４１及び７４０から２入力ナンドゲート７３２、７３１及び７３０の出力信号に対する反転信号Ｔ３Ｂが出力される。また、２入力ナンドゲート７５２、７５１及び７５０から信号Ｔ１とクロック信号ＣＬＫ＿２Ａとの否定論理積が出力され、インバータ７６２、７６１及び７６０から２入力ナンドゲート７５２、７５１及び７５０の出力信号に対する反転信号Ｔ３が出力される。３入力ノアゲート７１０乃至７１７からは、信号Ｔ３及びＴ３Ｂの否定論理和として信号Ｓ０乃至Ｓ７が出力される。なお、３入力ノアゲート７１０乃至７１７は、図４に示すものと同様の構造を有している。
【００６０】
次に、上述のように構成された第２の実施例の動作について説明する。図６は第２の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【００６１】
セレクタ３０２は、テスト信号ＴＥＳＴが「１」の場合にクロック信号ＣＬＫ＿２をセレクタ出力信号ＣＯとして出力する。この状態でリセット信号ＲＥＳＥＴが「１」になると、３ビットカウンタ３００の出力信号は「０００」に初期化される。一方、リセット信号ＲＥＳＥＴが「０」になると、クロック信号ＣＬＫ＿２の立ち上がりエッジの同期してインクリメントを開始し、アドレス信号としてカウンタ出力信号Ｔ１を「０００」から「１１１」に向けて順次インクリメントする。
【００６２】
インバータ７４０からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ０Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。同様に、インバータ７４１からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ１Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。また、インバータ７４２からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ２Ｂと同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の論理レベルが出力される。従って、信号Ｔ３Ｂは、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０００」になり、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ｔ１を反転したものになる。
【００６３】
インバータ７６０からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ０と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。インバータ７６１からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ１と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときは、「０」の信号が出力される。また、インバータ７６２からは、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ａ２と同じ論理レベルの信号が出力され、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０」の信号が出力される。従って、信号Ｔ２は、クロック信号ＣＬＫ＿２Ｂが「０」のときには、「０００」になり、クロック信号ＣＬＫ＿２Ｂが「１」のときには、信号Ｔ１を同じものになる。
【００６４】
信号Ｔ３及びＴ３Ｂが入力された３入力ノアゲート７１０乃至７１７は、夫々３入力の否定論理和をとって、デコード信号として信号Ｓ０乃至Ｓ７を出力する。このとき、下記表１５乃至表１８に示すように、信号Ｓ０乃至Ｓ７のうちの１つが「０」になって出力され、残りの７つは「１」になって出力される。そして、このデコード信号がアドレス信号としてメモリ３０５に入力され、メモリ３０５から該当するアドレスに記憶されているデータがデータ信号Ｄａｔａとして出力され、出力回路３０６を介して外部端子３０７に出力される。従って、カウンタ出力信号Ｔ１が「０００」から「１１１」に向けて昇順で変化しながら、選択されたメモリセルのデータがデータ信号Ｄａｔａとして順次出力される。
【００６５】
下記表１５乃至表１８に、デコーダ５０８に設けられた各３入力ノアゲートにおける入力信号と正常な場合の出力信号との関係を示す。なお、表１５乃至表１８は、時間の経過に伴う各信号の論理レベルの推移に対応している。
【００６６】
【表１５】
【表１６】
【表１７】
【表１８】
表１５乃至表１８に示すように、本実施例では、３入力ノアゲート７１０乃至７１７に「００１」、「０１０」又は「１００」の信号が入力される直前には、必ず「０００」の信号が入力されている。従って、前述のように、３入力ノアゲート７１０乃至７１７の各出力端子はその度にディスチャージされるので、寄生容量が存在していても、その前の出力状態がそのまま維持されることはなくなる。
【００７１】
なお、本実施例では、クロック信号ＣＬＫ＿２Ｂが「０」のときには、３入力ノアゲート７１０乃至７１７に全て「０」が入力されるため、信号Ｓ０乃至Ｓ７は全て「１」になって複数のメモリセルが選択されることになるが、このタイミングでの外部端子３０７の出力を無視することに予め決めておけば、テストにおいて問題は生じない。
【００７２】
また、メモリの容量が２ｎバイトで、アドレス信号がｎビットの場合には、信号Ｔ１を反転するインバータがｎ個、これらのインバータの各出力信号及びクロック信号ＣＬＫ＿２Ｂを入力するナンドゲートがｎ個、これらのナンドゲートの各出力信号を反転して信号Ｔ３Ｂを出力するインバータがｎ個、信号Ｔ１及びクロック信号ＣＬＫ＿２Ｂを入力するナンドゲートがｎ個、これらのナンドゲートの各出力信号を反転して信号Ｔ３を出力するインバータがｎ個、信号Ｔ３及びＴ３Ｂを入力するノアゲートが２ｎ個あれば、第２の実施例と同様の動作が可能である。
【００７３】
次に、本発明の第３の実施例について説明する。第１実施例ではメモリ３０５の構成を８アドレス８ビットの構成としているが、実際の回路では２５６バイト８ビット等の構成となっており、デコーダとしては、ワード線を選択するためのＸデコーダだけでなくビット線を選択するためのＹデコーダが設けられ、Ｙデコーダに付随してＹセレクタも設けられる。第３の実施例は、このようなメモリ内蔵ＬＳＩに適用されるものである。図７は本発明の第３の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図７に示す第３の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００７４】
第３の実施例におけるメモリ９０５は、２５６バイト８ビットの構成となっている。また、３ビットカウンタ３００の替わりに８ビットカウンタ９００が設けられている。８ビットカウンタ９００から出力されるアドレス信号としての８つのカウンタ出力信号Ａ７乃至Ａ０のうち、４つの信号Ａ７乃至Ａ４はＸデコーダ９０８に入力され、４つの信号Ａ３乃至Ａ０はＹデコーダ９０９に入力される。
【００７５】
Ｘデコーダ９０８には、第１の実施例における３個のインバータ３２０乃至３２２に相当する４個のインバータ、６個の２入力ノアゲート３３０乃至３３２及び３５０乃至３５２に相当する８個の２入力ノアゲート、６個のインバータ３４０乃至３４２及び３６０乃至３６２に相当する８個のインバータ、並びに８個の３入力ナンドゲート３１０乃至３１７に相当する１６個の４入力ナンドゲートが設けられており、信号Ａ７乃至Ａ４及びクロック信号ＣＬＫ＿２Ａが入力される。また、４入力ナンドゲートの各出力信号Ｓ０乃至Ｓ１５はメモリ９０５のワード線に入力される。
【００７６】
また、Ｙデコーダ９０９は、Ｘデコーダ９０８と同様に、４個のインバータ、８個の２入力ノアゲート、８個のインバータ及び１６個の４入力ナンドゲートが設けられて構成されており、アドレス信号Ａ３乃至Ａ０及びＣＬＫ＿２Ａが入力される。４入力ナンドゲートの各出力信号Ｓ１６乃至Ｓ３２はセレクタ信号としてＹセレクタ９１０に入力される。
【００７７】
Ｙセレクタ９１０は、１６ビットのセレクト信号に基づいてメモリ３０５に設けられた１２８本のビット線から８本のビット線をセレクトする構造を有している。
【００７８】
このように構成された第３の実施例においても、Ｘデコーダ９０８及びＹデコーダ９０９に設けられた総計で３２個の４入力ナンドゲートを構成する各トランジスタの故障は、第１の実施例と同様にして検出することができる。即ち、各４入力ナンドゲートには、２クロックに１クロックの割合で必ず「１１１１」の信号が入力されるので、その度に出力端子がディスチャージされ、寄生容量の影響を受けずに正しい判定を行うことが可能である。
【００７９】
このように、メモリにＸデコーダ及びＹデコーダが接続されるＬＳＩにおいても、Ｘデコーダ及びＹデコーダを構成するトランジスタの故障検出が可能である。
【００８０】
次に、本発明の第４の実施例について説明する。第１乃至第３の実施例では、デコーダが１段構成となっているが、実際のデコーダでは、レイアウト面積削減及び高速動作等を考慮してプリデコーダが設けられる場合がある。第４の実施例はこのようなデコーダを備えたＬＳＩである。図８は第４の実施例に設けられるデコーダの構造を示す回路図である。第４の実施例は、デコーダの構造のみが第１の実施例と相違している。なお、図８に示すデコーダにおいて、図１に示す第１の実施例におけるデコーダと同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８１】
第４の実施例におけるデコーダには、クロック信号ＣＬＫ＿２Ａが入力される２入力ノアゲート９３０乃至９３９及び９６０乃至９６３が設けられている。２入力ノアゲート９３０及び９３２の他端には、インバータ３２２の出力信号が入力される。２入力ノアゲート９３１及び９３５の他端には、インバータ３２１の出力信号が入力される。２入力ノアゲート９３８の他端には、インバータ３２０の出力信号が入力される。２入力ノアゲート９３３及び９３７の他端には、信号Ａ１が入力される。２入力ノアゲート９３４及び９３６の他端には、信号Ａ２が入力される。２入力ノアゲート９３９の他端には、信号Ａ０が入力される。また、夫々２入力ノアゲート９３０乃至９３９の各出力信号を反転するインバータ９４０乃至９４９が設けられている。更に、インバータ９４０及び９４１の各出力信号の否定論理積をとる２入力アンドゲート９２０、インバータ９４２及び９４３の各出力信号の否定論理積をとる２入力アンドゲート９２１、インバータ９４４及び９４５の各出力信号の否定論理積をとる２入力アンドゲート９２２、並びにインバータ９４６及び９４７の各出力信号の否定論理積をとる２入力アンドゲート９２３が設けられている。このようにしてプリデコーダが構成されている。
【００８２】
また、２入力ナンドゲート９２０と２入力ノアゲート９６０の他端との間にインバータ９５０が接続され、２入力ナンドゲート９２１と２入力ノアゲート９６１の他端との間にインバータ９５１が接続され、２入力ナンドゲート９２２と２入力ノアゲート９６２の他端との間にインバータ９５２が接続され、２入力ナンドゲート９２３と２入力ノアゲート９６３の他端との間にインバータ９５３が接続されている。更に、夫々２入力ノアゲート９６０乃至９６３の出力信号を反転するインバータ９７０乃至９７３、並びに８個の２入力ナンドゲート９１０乃至９１７が設けられている。２入力ナンドゲート９１０には、インバータ９７０及び９４８の出力信号が入力され、２入力ナンドゲート９１１には、インバータ９７２及び９４８の出力信号が入力され、２入力ナンドゲート９１２には、インバータ９７１及び９４８の出力信号が入力され、２入力ナンドゲート９１３には、インバータ９７３及び９４８の出力信号が入力される。また、２入力ナンドゲート９１４には、インバータ９７０及び９４９の出力信号が入力され、２入力ナンドゲート９１５には、インバータ９７２及び９４９の出力信号が入力され、２入力ナンドゲート９１６には、インバータ９７１及び９４９の出力信号が入力され、２入力ナンドゲート９１７には、インバータ９７３及び９４９の出力信号が入力される。そして、夫々２入力ナンドゲート９１０乃至９１７から信号Ｓ０乃至Ｓ７が出力される。
【００８３】
このように構成された第４の実施例においては、第１の実施例と同様に、デコーダに設けられた各２入力ナンドゲートに入力される信号は、クロック信号ＣＬＫ＿２Ａの半クロック毎に「１１」になる。従って、各出力信号はその度にディスチャージされるので、全ての２入力ナンドゲートを構成するトランジスタの故障を検出することができる。
【００８４】
次に、本発明の第５の実施例について説明する。図９は本発明の第５の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。なお、図９に示す第５の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８５】
第１の実施例では、クロック信号ＣＬＫ＿２Ａを生成するために２分周回路３０１が設けられているが、ＣＰＵクロックの生成及び周辺機能動作クロックの生成等のために位相が相違する複数のクロック信号を有しているメモリ内蔵ＬＳＩにおいては、位相がずれたクロック信号をクロック信号ＣＬＫ＿２として使用することができる。第５の実施例はこのような構成のＬＳＩである。
【００８６】
本実施例においては、クロック信号ＣＬＫ＿２は、第１の実施例における２分周回路３０１とは異なる回路により生成されたものであり、クロック信号ＣＬＫを２分周したものと同等のクロック信号である。従って、クロック信号ＣＬＫ＿２Ａも、クロック信号ＣＬＫを２分周したものと同等のクロック信号になる。
【００８７】
このような第５の実施例によっても、第１の実施例と同等の効果を得ることができる。
【００８８】
【発明の効果】
以上詳述したように、本発明によれば、アドレス発生回路により、アドレス信号が変化するたびにデコーダの複数の出力端子をディスチャージする信号をデコーダに出力するので、デコーダの出力段の論理回路に設けられたトランジスタの故障検出を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図２】第１の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【図３】図１０に示す従来のテスト回路に対し３入力ナンドゲートを３入力ノアゲートに代替させた回路を示すブロック図である。
【図４】デコーダ５０４に設けられた各３入力ノアゲートの構造を示す回路図である。
【図５】本発明の第２の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図６】第２の実施例に係るメモリ内蔵ＬＳＩの動作を示すタイミングチャートである。
【図７】本発明の第３の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図８】第４の実施例に設けられるデコーダの構造を示す回路図である。
【図９】本発明の第５の実施例に係るメモリ内蔵ＬＳＩの構造を示すブロック図である。
【図１０】特開２０００−７６９００号公報に開示された従来のテスト回路の構造を示すブロック図である。
【図１１】デコーダ１０４に設けられた各３入力ナンドゲートの構造を示す回路図である。
【符号の説明】
３００、９００；カウンタ
３０１；分周回路
３０２；セレクタ
３０５、９０５；メモリ
３０６；出力回路
３０７；外部端子
３０８、５０８；デコーダ
９０８；Ｘデコーダ
９０９；Ｙデコーダ
９１０；Ｙセレクタ
Claims (6)
- メモリと、複数の出力端子を備え前記メモリ用のアドレス信号をデコードするデコーダと、このデコーダの動作テストの際に前記デコーダにアドレス信号を出力するアドレス発生回路と、を有するメモリ内蔵ＬＳＩにおいて、前記アドレス発生回路は、アドレス信号が変化するたびに前記複数の出力端子をディスチャージする信号を前記デコーダに出力することを特徴とするメモリ内蔵ＬＳＩ。
- 前記アドレス信号は、前記動作テストの際に順次インクリメントされ、前記アドレス発生回路は、前記アドレス信号の変化と同じ周期のクロック信号を前記デコーダに出力することを特徴とする請求項１に記載のメモリ内蔵ＬＳＩ。
- 前記アドレス信号がｎビットの信号である場合に、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のノアゲートと、これらの第１のノアゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のノアゲートと、これらの第２のノアゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のナンドゲートと、を有することを特徴とする請求項２に記載のメモリ内蔵ＬＳＩ。
- 前記アドレス信号がｎビットの信号である場合に、前記デコーダは、前記アドレス信号を反転するｎ個の第１のインバータと、これらの第１のインバータの各出力信号及び前記クロック信号を入力するｎ個の第１のナンドゲートと、これらの第１のナンドゲートの各出力信号を反転するｎ個の第２のインバータと、前記アドレス信号及び前記クロック信号を入力するｎ個の第２のナンドゲートと、これらの第２のナンドゲートの各出力信号を反転するｎ個の第３のインバータと、前記第２及び第３のインバータの出力信号を入力する２ｎ個のノアゲートと、を有することを特徴とする請求項２に記載のメモリ内蔵ＬＳＩ。
- 前記デコーダは、Ｘデコーダであり、前記各出力端子は、前記メモリの各ワード線に接続されることを特徴とする請求項１乃至４のいずれか１項に記載のメモリ内蔵ＬＳＩ。
- 前記デコーダは、Ｙデコーダであり、前記各出力端子は、前記メモリのビット線を選択するＹセレクタに前記ビット線の選択の制御信号として入力されることを特徴とする請求項１乃至５のいずれか１項に記載のメモリ内蔵ＬＳＩ。
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