JP4608891B2 - Romのデコーダテスト回路装置 - Google Patents
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Description
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクROM等では、各ROMの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
本発明は上記事情に鑑みてなされたものであり、その目的は、ROMのデコーダをより簡単な構成で確実にテストすることができるROMのデコーダテスト回路装置を提供することにある。
従って、前記特定のワード線等を選択することを予定しないテスト用アドレス値を与えた場合にも出力端子のレベルがハイを示したとすれば(そのレベルに応じて出力されるテスト結果信号により)、そのデコード動作には問題があることになるので、デコーダの異常を検出することができる。そして、複合ゲートの出力端子レベルは、テスト用クロック信号のレベルが何れかの場合に、ハイ,ロウの何れか確実に設定されるので、テスト用アドレスの出力パターンを考慮する必要がなくなる。従って、テストをより簡単に行うことができる。
尚、ここで言う「ワード線側選択用のデコーダ」には、ワード線選択用のデコーダのみならず、メモリセルを選択するための配置されているセレクトゲート選択用のデコーダも含むものとする。
以下、本発明をNAND型のマスクROMに適用した場合の第1実施例について図1乃至図5を参照して説明する。尚、以下では特に断らない限りFETはNチャネルであり、ロジックゲート回路はCMOS構成であるとする。図1は、マスクROMの電気的構成を示すものである。マスクROM1は8kビット構成であり(簡単のため、1ワード×1ビットであるとする)、与えられるアドレスはA12〜A0の13ビットである。
ここで、FET4(1〜5)とFET5(1〜4)は、論理和によってデコード動作を行なうORゲート(デコーダ)51を構成しており、FET9及び10は、NORゲートの出力端子に接続されるNANDゲート(ANDゲート)52を構成している。
また、デコーダ18(X0)の出力端子は、NANDゲート(テスト結果信号出力手段)25(X0)の一方の入力端子に接続されており、そのNANDゲート25の他方の入力端子にはテスト信号TEST_Xが与えられている。そして、NANDゲート25は、テスト信号TEST_Xがアクティブの場合にデコーダ18(X0)のデコード結果を反転し、テスト結果信号として外部に出力するようになっている。
尚、テスト信号TEST_X,TEST_XX,TEST_Yは、具体的には図示しないが、ROM1に内蔵されるテスト用のコントロールレジスタに外部から書込みを行なうことで出力されるようになっている。
<ワード線デコーダ26のテスト>
ROM1のデコーダ26をテストする場合は、外部よりコントロールレジスタに書込みを行ないテスト信号TEST_XXをアクティブにする。すると、デコーダ26にはテスト用のクロック信号CLKが供給されると共に、ワード線27の電位レベルがNANDゲート33を介して外部に出力可能となる。
例えば、ワード線27(XX0)を選択するためのデコーダ26(XX0)についてみると、アドレス(A0,A1,A2)が(0,0,0)の場合はXX0を選択することになるので、デコーダ26の出力端子レベルはロウとなりNANDゲート33の出力レベルはハイ、それ以外のアドレスではXX0を選択しないので、デコーダ26の出力端子レベルはハイとなりNANDゲート33の出力レベルはロウとなる。
デコーダ26(XX1)は、クロック信号CLKがロウレベルを示す場合、PチャネルFET(電源側スイッチング素子)38がオンするので、デコーダ26の出力端子、即ちワード線27のレベルはロウとなるので、NANDゲート33の出力レベル(OUT_XX0〜7)はハイとなる。そして、クロック信号CLKがハイレベルを示す場合、デコーダ26の出力端子レベルは与えられるテスト用アドレス値に応じて異なる。
尚、セレクトゲート15を選択するためのデコーダ18についてのテストは、テスト信号TEST_Xをアクティブにして、テスト用アドレスA3〜A8を付与することで、デコーダ26のテスト手順と略同様にして行うことが可能である。
ROM1のデコーダ3をテストする場合は、外部よりコントロールレジスタに書込みを行ないテスト信号TEST_Yをアクティブにする。すると、デコーダ3には、通常動作用のクロック信号φの供給が停止され、代わりに、テスト用のクロック信号CLKが供給される。また、FET16は、ゲートがロウレベルとなることでビット線2とメモリセル15との電気的接続は切り離され、ビット線2の電位レベルがNANDゲート13を介して外部に出力可能となる。
例えば、ビット線2(Y0)を選択するためのデコーダ3(Y0)についてみると、アドレス(A9,A10,A11,A12)が(0,0,0,0)の場合はY0を選択することになるので、デコーダ3の出力端子レベルはハイとなりNANDゲート13の出力レベルはハイ、それ以外のアドレスではY0を選択しないので、デコーダ3の出力端子レベルはロウとなりNANDゲート13の出力レベルはロウとなる。
デコーダ3(Y2)は、正常であればアドレス(A9,A10,A11,A12)が(0,1,0,0)の場合にだけ出力端子レベルはロウとなる。しかし、アドレス(A9,A10,A11,A12)が(0,1,1,0,)の場合、クロック信号CLKがロウレベルを示す期間でデコーダ3の出力端子レベルはハイとなり、クロック信号CLKがハイレベルを示す期間では、アドレスA11対応のFET5(2)がオープン故障したことで、出力端子のレベルはハイに維持される。従って、ビット線2(Y2)のレベルはハイ、NANDゲート13(Y2)の出力レベル(OUT_Y2)はハイとなる(図4,最下段参照)。
図6及び図7は本発明の第2実施例を示すものである。第1実施例は、各デコーダに入力されるアドレスは正論理であり、従って、各デコーダを構成する基本的な論理は論理和であった。第2実施例では、各デコーダに入力されるアドレスが負論理に対応する構成を示す。図6は、第1実施例のデコーダ26の構成である。但し、NANDゲート29に入力されているTCLKは、テストモード時にNANDゲート31を介して与えられるテスト用クロック信号CLKを示すものである。そして、破線で囲って示すORゲート28及びNANDゲート29を組み合わせた構成は、図1に示すデコーダ3と同様のFET接続で構成されている。
従って、第2実施例によれば、入力アドレスが負論理でデコーダに与えられる場合であっても、第1実施例と全く同様の効果を得ることができる。
テスト用アドレス値は、順次インクリメントするパターンに限ることなく、全くランダムなパターンで与えても何等問題はない。
NAND型のROMに限ることなくNOR型のROMに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
マスクROMに限ることなく、EPROM,EEPROM,FLASHROMなどのデコーダに適用しても良い。
Claims (4)
- ワード線側選択用のアドレスを論理和によってデコードするROMのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
前記デコーダのロジック,及び当該デコーダの出力信号と前記テスト用クロック信号とのANDをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするROMのデコーダテスト回路装置。 - ワード線側選択用のアドレスを論理積によってデコードするROMのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
前記デコーダのロジック,及び当該デコーダの出力信号と前記テスト用クロック信号とのORをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするROMのデコーダテスト回路装置。 - ビット線選択用のアドレスを論理和によってデコードするROMのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
テストモードに設定されると、前記デコーダにより選択されるビット線と、前記ビット線に接続されているメモリセルとの間の接続を切り離すように構成される接続切離し手段と、
前記デコーダのロジック,及び当該デコーダの出力信号と前記テスト用クロック信号とのANDをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするROMのデコーダテスト回路装置。 - ビット線選択用のアドレスを論理積よってデコードするROMのデコーダをテストするためのテスト回路装置であって、
テストモードに設定されると、テスト用クロック信号を出力するテスト用クロック信号出力手段と、
テストモードに設定されると、前記デコーダにより選択されるビット線と、前記ビット線に接続されているメモリセルとの間の接続を切り離すように構成される接続切離し手段と、
前記デコーダのロジック,及び当該デコーダの出力信号と前記テスト用クロック信号とのORをとるゲートのロジックを構成する複合ゲートと、
テストモードに設定されると、前記複合ゲートの出力端子レベルに応じたテスト結果信号を外部に出力させるテスト結果信号出力手段とを備えることを特徴とするROMのデコーダテスト回路装置。
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