JP2024033179A - 半導体記憶装置。 - Google Patents

半導体記憶装置。 Download PDF

Info

Publication number
JP2024033179A
JP2024033179A JP2022136614A JP2022136614A JP2024033179A JP 2024033179 A JP2024033179 A JP 2024033179A JP 2022136614 A JP2022136614 A JP 2022136614A JP 2022136614 A JP2022136614 A JP 2022136614A JP 2024033179 A JP2024033179 A JP 2024033179A
Authority
JP
Japan
Prior art keywords
circuit
write voltage
bit line
input terminal
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022136614A
Other languages
English (en)
Inventor
靖 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2022136614A priority Critical patent/JP2024033179A/ja
Priority to CN202311029656.1A priority patent/CN117636992A/zh
Priority to US18/451,113 priority patent/US20240071551A1/en
Priority to KR1020230107708A priority patent/KR20240031058A/ko
Publication of JP2024033179A publication Critical patent/JP2024033179A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】半導体記憶装置のスクリーニングテストを効率的に実施できる記憶装置駆動回路を有する半導体記憶装置を提供すること。【解決手段】書込み電圧供給回路７５０と、書込み電圧切替回路２５０と、ビット線放電制御回路８５０と、ビット線放電回路４５０と、メモリアレイ３００と、を備え、書込み電圧供給回路は、書込み電圧切替回路を介してメモリアレイに接続され、ビット線放電制御回路は、ビット線放電回路を介してメモリアレイに接続され、書込み電圧供給回路は、書込み電圧切替回路へ少なくとも２種類のセンス線書込み電圧を供給し、書込み電圧切替回路は、メモリアレイの少なくとも２群のセンス線へ個別に電圧を供給し、ビット線放電制御回路は、ビット線放電回路へ少なくとも２種類のビット線放電制御信号を出力し、ビット線放電回路は、メモリアレイの少なくとも２群のビット線へ個別に放電電圧を供給する半導体記憶装置とした。【選択図】図１

Description

本発明は、半導体記憶装置に関する。
ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）型ＥＥＰＲＯＭ半導体記憶装置は、半導体素子の隣接配線間の絶縁不良などで正しいデータが書き込めない場合や読み込めない場合がある。このような絶縁不良の箇所を検出するために、半導体記憶装置の製造工程は、半導体素子の隣接配線間に電圧ストレスを加えて検査する工程を設ける（例えば特許文献１参照）。
特開平６－２９３６４号公報
特許文献１は、半導体記憶装置内部の隣接配線間に電圧ストレスを加えて検査する原理が開示されている。しかし、電圧ストレスを加える信号を生成する具体的回路は、開示されていない。本発明の目的は、記憶装置のスクリーニングテストを効率的に実施できる記憶素子駆動回路を有する半導体記憶装置を提供することである。
本発明の半導体記憶装置は、書込み電圧供給回路と、書込み電圧切替回路と、ビット線放電制御回路と、ビット線放電回路と、メモリアレイと、を備え、前記書込み電圧供給回路は、前記書込み電圧切替回路を介して前記メモリアレイに接続され、前記ビット線放電制御回路は、前記ビット線放電回路を介して前記メモリアレイに接続される構成とした。
本発明の半導体記憶装置は、隣接配線間に電圧ストレスを加えて検査することで、半導体記憶装置のスクリーニングテストを効率的に実施できる。
本発明の第１の実施形態の半導体記憶装置の一例を示すブロック図である。 本発明の第１の実施形態の書込み電圧供給回路の一例を示す回路図である。 本発明の第１の実施形態のメモリアレイ回路の一例を示す回路図である。 本発明の第１の実施形態のビット線放電回路の一例を示す回路図である。 本発明の第１の実施形態のメモリアレイ回路の一例を示す回路図である。 本発明の第１の実施形態の書込み電圧切替回路の一例を示す回路図である。 本発明の第１の実施形態のメモリアレイの一例を示す回路図である。 本発明の第１の実施形態のビット線放電回路の一例を示す図である。
［第１の実施形態］
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本実施形態にかかる半導体記憶装置の一例を示すブロック図である。
図１を参照して、本実施形態の半導体記憶装置の構成を説明する。本実施形態の半導体記憶装置は、データラッチ回路１００と、書込み電圧供給回路７５０と、書込み電圧切替回路２５０と、ビット線放電制御回路８５０と、ビット線放電回路４５０と、ロウデコーダ６００と、カラムデコーダ５００と、メモリアレイ３００と、を備えている。書込み電圧切替回路２５０と、メモリアレイ３００と、ビット線放電回路４５０と、カラムデコーダ５００とは、メモリアレイ回路２０００を構成する。
本実施形態の半導体記憶装置の接続を説明する。データラッチ回路１００と書込み電圧供給回路７５０は、書込み電圧切替回路２５０を介してメモリアレイ３００に接続され、ビット線放電制御回路８５０とカラムデコーダ５００は、ビット線放電回路４５０を介して前記メモリアレイ３００に接続される。
図２を参照して、本実施形態の書込み電圧供給回路７５０の構成を説明する。書込み電圧供給回路７５０は、入力端子７端子と、出力端子３端子と、第１から第４の４個の２入力ＯＲ回路７５１～７５４と、第１から第３の３個のレベルシフト回路９５０～９５２とを有する。第１から第３のレベルシフト回路９５０～９５２は、電源端子ＶＩＮと、第１入力端子ＩＮ１Ｘと、第２入力端子ＩＮ２と、出力端子ＯＵＴを備える。７個の入力端子は、書込み電圧入力端子７０１と、第１消去サイクル制御信号入力端子７０２と、第２消去サイクル制御信号入力端子７０３と、第１書込みサイクル制御信号入力端子７０４と、第２書込みサイクル制御信号入力端子７０５と、奇数センス線テスト信号入力端子７５６と、偶数センス線テスト信号入力端子７５７とである。３個の出力端子は、偶数センス線書込み電圧出力端子７６７と、奇数センス線書込み電圧出力端子７６８と、ビット線書込み電圧出力端子７６９である。
本実施形態の書込み電圧供給回路７５０の接続を説明する。書込み電圧入力端子７０１は、第１のレベルシフト回路９５０の電源端子ＶＩＮと、第２のレベルシフト回路９５１の電源端子ＶＩＮと、第３のレベルシフト回路９５２の電源端子ＶＩＮと、に接続される。第１の消去サイクル制御信号入力端子７０２は、第１の２入力ＯＲ回路７５１の第１入力端子と、第３の２入力ＯＲ回路７５３の第１入力端子と、に接続される。第２の消去サイクル制御信号入力端子７０３は、第２の２入力ＯＲ回路７５２の第１入力端子と、第４の２入力ＯＲ回路７５４の第１入力端子と、に接続される。奇数センス線テスト信号入力端子７５６は、第１の２入力ＯＲ回路７５１の第２入力端子と、第２の２入力ＯＲ回路７５２の第２入力端子と、に接続される。偶数センス線テスト信号入力端子７５７は、第３の２入力ＯＲ回路７５３の第２入力端子と、第４の２入力ＯＲ回路７５４の第２入力端子と、に接続される。
第１の２入力ＯＲ回路７５１の出力端子は、第１のレベルシフト回路９５０の第１入力端子ＩＮ１Ｘに接続される。第２の２入力ＯＲ回路７５２の出力端子は、第１のレベルシフト回路９５０の第２入力端子ＩＮ２に接続される。第３の２入力ＯＲ回路７５３の出力端子は、第２のレベルシフト回路９５１の第１入力端子ＩＮ１Ｘに接続される。第４の２入力ＯＲ回路７５４の出力端子は、第２のレベルシフト回路９５１の第２入力端子ＩＮ２に接続される。第１の書込みサイクル制御信号入力端子７０４は、第３のレベルシフト回路９５２の第１入力端子ＩＮ１Ｘに接続される。第２の書込みサイクル制御信号入力端子７０５は、第３のレベルシフト回路９５２の第２入力端子ＩＮ２に接続される。このように本実施形態の書込み電圧供給回路７５０は、奇数センス線書込み電圧と偶数センス線書込み電圧の２種類の電圧を出力する。
第１のレベルシフト回路９５０の出力端子ＯＵＴは、奇数センス線書込み電圧出力端子７６８に接続される。第２のレベルシフト回路９５１の出力端子ＯＵＴは、偶数センス線書込み電圧出力端子７６７に接続される。第３のレベルシフト回路９５２の出力端子ＯＵＴは、ビット線書込み電圧出力端子７６９に接続される。
図３を参照して、本実施形態の第１のレベルシフト回路９５０の構成を説明する。第１のレベルシフト回路９５０は、電源端子ＶＩＮと、第１入力端子ＩＮ１Ｘと、第２入力端子ＩＮ２と、出力端子ＯＵＴと、第１から第５のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと記す）９０１～９０５と、第１から第３のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）９０６～９０８と、第１のインバータ９０９と、第２のインバータ９１０と、を備える。
本実施形態の第１のレベルシフト回路９５０の接続を説明する。電源端子ＶＩＮは、第１のＰＭＯＳトランジスタ９０１のソース端子と、第３のＰＭＯＳトランジスタ９０３のソース端子と、第５のＰＭＯＳトランジスタ９０５のソース端子と、第１から第５のＰＭＯＳトランジスタ９０１～９０５のバックゲート端子に接続される。第１の入力端子ＩＮ１Ｘは、第１のインバータ９０９を介して第２のＰＭＯＳトランジスタ９０２のゲート端子と第１のＮＭＯＳトランジスタ９０６のゲート端子と、第２のインバータ９１０を更に介して第４のＰＭＯＳトランジスタ９０４のゲート端子と第２のＮＭＯＳトランジスタ９０７のゲート端子と、に接続される。第２の入力端子ＩＮ２は、第３のＮＭＯＳトランジスタ９０８のゲート端子に接続される。第１から第３のＮＭＯＳトランジスタ９０６～９０８のソース端子とバックゲート端子は、ＧＮＤ端子に接続される。
第１のＰＭＯＳトランジスタ９０１のドレイン端子は、第２のＰＭＯＳトランジスタ９０２のソース端子に接続される。第３のＰＭＯＳトランジスタ９０３のドレイン端子は、第４のＰＭＯＳトランジスタ９０４のソース端子に接続される。第２のＰＭＯＳトランジスタ９０２のドレイン端子は、第３のＰＭＯＳトランジスタ９０３のゲート端子と第５のＰＭＯＳトランジスタ９０５のゲート端子と第１のＮＭＯＳトランジスタ９０６のドレイン端子に接続される。第４のＰＭＯＳトランジスタ９０４のドレイン端子は、第１のＰＭＯＳトランジスタ９０１のゲート端子と第２のＮＭＯＳトランジスタ９０７のドレイン端子に接続される。第５のＰＭＯＳトランジスタ９０５のドレイン端子は、第３のＮＭＯＳトランジスタ９０８のドレイン端子と出力端子ＯＵＴに接続される。第２のレベルシフト回路９５１と第３のレベルシフト回路９５２も、第１のレベルシフト回路９５０と同じ構成である。なお、レベルシフト回路は、同様の機能をもつレベルシフト回路であれば、本実施形態で説明したレベルシフト回路と異なる回路構成であっても良い。
図４を参照して、本実施形態のビット線放電制御回路８５０の構成を説明する。ビット線放電制御回路８５０は、第１消去サイクル制御信号入力端子７０２Ａと、奇数ビット線テスト信号入力端子８５１と、偶数ビット線テスト信号入力端子８５２と、偶数ビット線放電制御信号出力端子８６２と、奇数ビット線放電制御信号出力端子８６３と、第７のインバータ８５３と、第５の２入力ＯＲ回路８５６と、第６の２入力ＯＲ回路８５７と、を備えている。
本実施形態のビット線放電制御回路８５０の接続を説明する。第１消去サイクル制御信号入力端子７０２Ａは、第７のインバータ８５３を介して、第５の２入力ＯＲ回路８５６の第１入力端子と第６の２入力ＯＲ回路８５７の第１入力端子と、に接続される。奇数ビット線テスト信号入力端子８５１は、第５の２入力ＯＲ回路８５６の第２入力端子に接続される。偶数ビット線テスト信号入力端子８５２は、第６の２入力ＯＲ回路８５７の第２入力端子に接続される。第５の２入力ＯＲ回路８５６の出力端子は、奇数ビット線放電制御信号出力端子８６３に接続される。第６の２入力ＯＲ回路８５７の出力端子は、偶数ビット線放電制御信号出力端子８６２に接続される。このように本実施形態のビット線放電制御回路８５０は、奇数ビット線放電制御信号と偶数ビット線放電制御信号の２種類の信号を出力する。
図５から図８を参照して、本実施形態のメモリアレイ回路２０００の構成を説明する。図５は、メモリアレイ回路２０００の全体とデータラッチ回路１００とロウデコーダ６００とを示す回路図である。本実施形態では、メモリアレイ３００のＰＭＯＳトランジスタ３１１を有する領域が選択アドレス領域３１０となる例について説明する。図６から図８を参照して、メモリアレイ回路２０００を構成する各回路について詳細に説明する。
図６を参照して、本実施形態の書込み電圧切替回路２５０の構成を説明する。本実施形態の書込み電圧切替回路２５０は、ビット線書込み電圧入力端子２０５と、偶数センス線書込み電圧入力端子２５７と、奇数センス線書込み電圧入力端子２５８と、第４から第７のＮＭＯＳトランジスタ２５３～２５６と、を備える。ＮＭＯＳトランジスタは、図示しているトランジスタ以外にも多数備えるが、ここでは着目しているメモリ素子に関係するトランジスタに関してのみ説明する。
本実施形態の書込み電圧切替回路２５０の接続を説明する。ビット線書込み電圧入力端子２０５は、書込み電圧切替回路２５０の外部で、書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９と接続され、書込み電圧切替回路２５０の内部で、第４のＮＭＯＳトランジスタ２５３のソース端子と第５のＮＭＯＳトランジスタ２５４のソース端子とに接続される。偶数センス線書込み電圧入力端子２５７は、書込み電圧切替回路２５０の外部で、書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７と接続され、書込み電圧切替回路２５０の内部で、第６のＮＭＯＳトランジスタ２５５のソース端子と接続される。奇数センス線書込み電圧入力端子２５８は、書込み電圧切替回路２５０の外部で、書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８と接続され、書込み電圧切替回路２５０の内部で、第７のＮＭＯＳトランジスタ２５６のソース端子と接続される。
第６のＮＭＯＳトランジスタ２５５は、ゲート端子がデータラッチ回路１００の偶数センス線データラッチ信号線２０１に接続され、ドレイン端子がメモリアレイ３００の選択アドレス領域３１０の偶数センス線３０１と接続される。第７のＮＭＯＳトランジスタ２５６は、ゲート端子がデータラッチ回路１００の奇数センス線データラッチ信号線２０２に接続され、ドレイン端子がメモリアレイ３００の選択アドレス領域３１０の奇数センス線３０２と接続される。第４のＮＭＯＳトランジスタ２５３は、ゲート端子がデータラッチ回路１００の偶数ビット線データラッチ信号線２０３に接続され、ドレイン端子がメモリアレイ３００の選択アドレス領域３１０の偶数ビット線３０３と接続される。第５のＮＭＯＳトランジスタ２５４は、ゲート端子がデータラッチ回路１００の奇数ビット線データラッチ信号線２０４に接続され、ドレイン端子がメモリアレイ３００の選択アドレス領域３１０の奇数ビット線３０４と接続される。
図７を参照して、本実施形態のメモリアレイ３００の構成を説明する。ここでは前述のように、メモリアレイ３００のＰＭＯＳトランジスタ３１１を有する領域が本実施形態で選択されている選択アドレス領域３１０となる。ここでは選択アドレス領域３１０に関連する構成を説明する。
本実施形態のメモリアレイ３００は、第８から第１５のＮＭＯＳトランジスタ３１１～３１４、３２１～３２４と、第１から第４のフローティングゲートＭＯＳトランジスタ（以下、ＦＧＭＯＳトランジスタと記す）３３１、３３２、３４１、３４２と、偶数センス線３０１と、奇数センス線３０２と、偶数ビット線３０３と、奇数ビット線３０４とワード０選択線３０５と、ワード１選択線３０６と、を備える。偶数センス線３０１と奇数センス線３０２は、メモリアレイ３００中で隣接して配置される。同様に、偶数ビット線３０３と奇数ビット線３０４は、メモリアレイ３００中で隣接して配置される。
本実施形態のメモリアレイ３００の接続を説明する。偶数センス線３０１は、第８のＮＭＯＳトランジスタ３１１のドレイン端子と、第１２のＮＭＯＳトランジスタ３２１のドレイン端子と、に接続される。奇数センス線３０２は、第９のＮＭＯＳトランジスタ３１２のドレイン端子と、第１３のＮＭＯＳトランジスタ３２２のドレイン端子と、に接続される。偶数ビット線３０３は、第１０のＮＭＯＳトランジスタ３１３のドレイン端子と、第１４のＮＭＯＳトランジスタ３２３のドレイン端子と、に接続される。奇数ビット線３０４は、第１１のＮＭＯＳトランジスタ３１４のドレイン端子と、第１５のＮＭＯＳトランジスタ３２４のドレイン端子と、に接続される。
ワード０選択線３０５は、第８のＮＭＯＳトランジスタ３１１のゲート端子と、第９のＮＭＯＳトランジスタ３１２のゲート端子と、第１０のＮＭＯＳトランジスタ３１３のゲート端子と、第１１のＮＭＯＳトランジスタ３１４のゲート端子と、に接続される。ワード１選択線３０６は、第１２のＮＭＯＳトランジスタ３２１のゲート端子と、第１３のＮＭＯＳトランジスタ３２２のゲート端子と、第１４のＮＭＯＳトランジスタ３２３のゲート端子と、第１５のＮＭＯＳトランジスタ３２４のゲート端子と、に接続される。
第８のＮＭＯＳトランジスタ３１１のソース端子は、第１のＦＧＭＯＳトランジスタ３３１のゲート端子と、第２のＦＧＭＯＳトランジスタ３３２のゲート端子と、に接続される。第１０のＮＭＯＳトランジスタ３１３のソース端子は、第１のＦＧＭＯＳトランジスタ３３１のドレイン端子に接続される。第１１のＮＭＯＳトランジスタ３１４のソース端子は、第２のＦＧＭＯＳトランジスタ３３２のドレイン端子に接続される。第１２のＮＭＯＳトランジスタ３２１のソース端子は、第３のＦＧＭＯＳトランジスタ３４１のゲート端子と、第４のＦＧＭＯＳトランジスタ３４２のゲート端子と、に接続される。第１４のＮＭＯＳトランジスタ３２３のソース端子は、第３のＦＧＭＯＳトランジスタ３４１のドレイン端子に接続される。第１５のＮＭＯＳトランジスタ３２４のソース端子は、第４のＦＧＭＯＳトランジスタ３４２のドレイン端子に接続される。
図８を参照して、本実施形態のビット線放電回路４５０の構成を説明する。本実施形態のビット線放電回路４５０は、偶数ビット線放電制御信号入力端子４５２と、奇数ビット線放電制御信号入力端子４５３と、第１６のＮＭＯＳトランジスタ４５４と、第１７のＮＭＯＳトランジスタ４５５と、を備える。ＮＭＯＳトランジスタは、図示しているトランジスタ以外にも多数備えるが、ここでは着目しているメモリ素子に関係するトランジスタに関してのみ説明する。
本実施形態のビット線放電回路４５０の接続を説明する。偶数ビット線放電制御信号入力端子４５２は、ビット線放電回路４５０の外部で、ビット線放電制御回路８５０の偶数ビット線放電制御信号出力端子８６２と接続され、ビット線放電回路４５０の内部で、第１６のＮＭＯＳトランジスタ４５４のゲート端子と接続される。奇数ビット線放電制御信号入力端子４５３は、ビット線放電回路４５０の外部で、ビット線放電制御回路８５０の奇数ビット線放電制御信号出力端子８６３と接続され、ビット線放電回路４５０の内部で、第１７のＮＭＯＳトランジスタ４５５のゲート端子と接続される。
第１６のＮＭＯＳトランジスタ４５４のドレイン端子は、メモリアレイ３００の偶数ビット線３０３に接続される。第１７のＮＭＯＳトランジスタ４５５のドレイン端子は、メモリアレイ３００の奇数ビット線３０４に接続される。第１６のＮＭＯＳトランジスタ４５４と第１７のＮＭＯＳトランジスタ４５５のソース端子は、ＧＮＤ端子に接続される。
図８を参照して、本実施形態のカラムデコーダ５００の構成を説明する。本実施形態のカラムデコーダ５００は、カラム０選択信号入力端子５０１と、センス線バイアス信号入力端子５０３と、第１８から第２１のＮＭＯＳトランジスタ５１１～５１４と、を備える。ＮＭＯＳトランジスタは、図示しているトランジスタ以外にも多数備えるが、ここでは着目しているメモリ素子に関係するトランジスタに関してのみ説明する。
本実施形態のカラムデコーダ５００の接続を説明する。第１８のＮＭＯＳトランジスタ５１１のゲート端子は、センス線バイアス信号入力端子５０３に接続され、ソース端子は、メモリアレイ３００の偶数センス線３０１に接続される。第１９のＮＭＯＳトランジスタ５１２のゲート端子は、センス線バイアス信号入力端子５０３に接続され、ソース端子は、メモリアレイ３００の奇数センス線３０２に接続される。第２０のＮＭＯＳトランジスタ５１３のゲート端子は、カラム０選択信号入力端子５０１に接続され、ソース端子は、メモリアレイ３００の偶数ビット線３０３に接続される。第２１のＮＭＯＳトランジスタ５１４のゲート端子は、カラム０選択信号入力端子５０１に接続され、ソース端子は、メモリアレイ３００の奇数ビット線３０４に接続される。
[奇数センス線スクリーニングテストの動作]
本実施形態の半導体記憶装置の奇数センス線スクリーニングテストの動作を説明する。本実施形態の半導体記憶装置の奇数センス線スクリーニングテストは、消去サイクルで行う。書込み電圧供給回路７５０は、書込み電圧入力端子７０１に電圧ＶＰＰを入力され、第１の消去サイクル制御信号入力端子７０２と第２の消去サイクル制御信号入力端子７０３と偶数センス線テスト信号入力端子７５７とにローレベルの信号が入力され、第１の書込みサイクル制御信号入力端子７０４と第２の書込みサイクル制御信号入力端子７０５と奇数センス線テスト信号入力端子７５６とにハイレベルの信号が入力される。書込み電圧供給回路７５０は、偶数センス線書込み電圧出力端子７６７が電圧ＶＰＰを出力し、奇数センス線書込み電圧出力端子７６８とビット線書込み電圧出力端子７６９とが０Ｖ（＝ＧＮＤ電圧）を出力する。ここで電圧ＶＰＰは、ＥＥＰＲＯＭに消去動作や書込み動作を行うときに必要な高電圧である。
ビット線放電制御回路８５０は、第１の消去サイクル制御信号入力端子７０２にローレベルの電圧が入力され、奇数ビット線テスト信号入力端子８５１と偶数ビット線テスト信号入力端子８５２の入力電圧によらず、偶数ビット線放電制御信号出力端子８６２と奇数ビット線放電制御信号出力端子８６３からはハイレベルの電圧が出力される。ビット線放電回路４５０は、ビット線放電制御回路８５０からの信号が入力され、第１６のＮＭＯＳトランジスタ４５４と第１７のＮＭＯＳトランジスタ４５５がオン状態となる。
データラッチ回路１００は、偶数センス線データラッチ信号線２０１と奇数センス線データラッチ信号線２０２に電圧ＶＰＰを出力する。書込み電圧切替回路２５０は、書込み電圧入力端子２０５に書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９からＶＰＰ電圧を供給され、偶数センス線書込み電圧入力端子２５７に書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７からＶＰＰ電圧を供給され、奇数センス線書込み電圧入力端子２５８に書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８から０Ｖを供給される。書込み電圧切替回路２５０は、第６のＮＭＯＳトランジスタ２５５と第７のＮＭＯＳトランジスタ２５６がオン状態となり、偶数センス線３０１に電圧ＶＰＰを出力し、奇数センス線３０２に０Ｖを出力する。
メモリアレイ３００の隣接する偶数センス線３０１と奇数センス線３０２間は、電圧差（電圧ＶＰＰ―０Ｖ）が発生する。奇数センス線スクリーニングテストは、隣接センス線間故障による不良発生を事前に検出するための電圧ストレスを発生できる。
[偶数センス線スクリーニングテストの動作]
本実施形態の半導体記憶装置の偶数センス線スクリーニングテストの動作を説明する。本実施形態の半導体記憶装置の偶数センス線スクリーニングテストは、消去サイクルで行う。書込み電圧供給回路７５０は、書込み電圧入力端子７０１に電圧ＶＰＰを入力され、第１の消去サイクル制御信号入力端子７０２と第２の消去サイクル制御信号入力端子７０３と奇数センス線テスト信号入力端子７５６とにローレベルの信号が入力され、第１の書込みサイクル制御信号入力端子７０４と第２の書込みサイクル制御信号入力端子７０５と偶数センス線テスト信号入力端子７５７とにハイレベルの信号が入力される。書込み電圧供給回路７５０は、奇数センス線書込み電圧出力端子７６８が電圧ＶＰＰを出力し、偶数センス線書込み電圧出力端子７６７とビット線書込み電圧出力端子７６９とが０Ｖを出力する。
ビット線放電制御回路８５０は、第１の消去サイクル制御信号入力端子７０２にローレベルの電圧が入力され、奇数ビット線テスト信号入力端子８５１と偶数ビット線テスト信号入力端子８５２の入力電圧によらず、偶数ビット線放電制御信号出力端子８６２と奇数ビット線放電制御信号出力端子８６３からはハイレベルの電圧が出力される。ビット線放電回路４５０は、ビット線放電制御回路８５０からの信号が入力され、第１６のＮＭＯＳトランジスタ４５４と第１７のＮＭＯＳトランジスタ４５５がオン状態となる。
データラッチ回路１００は、偶数センス線データラッチ信号線２０１と奇数センス線データラッチ信号線２０２に電圧ＶＰＰを出力する。書込み電圧切替回路２５０は、書込み電圧入力端子２０５に書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９から０Ｖを供給され、偶数センス線書込み電圧入力端子２５７に書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７から０Ｖを供給され、奇数センス線書込み電圧入力端子２５８に書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８から電圧ＶＰＰを供給される。書込み電圧切替回路２５０は、第６のＮＭＯＳトランジスタ２５５と第７のＮＭＯＳトランジスタ２５６がオン状態となり、偶数センス線３０１に０Ｖを出力し、奇数センス線３０２に電圧ＶＰＰを出力する。
メモリアレイ３００の隣接する偶数センス線３０１と奇数センス線３０２間は、電圧差（０Ｖ―電圧ＶＰＰ）が発生する。偶数センス線スクリーニングテストは、隣接センス線間故障による不良発生を事前に検出するための電圧ストレスを発生できる。
[奇数ビット線スクリーニングテストの動作]
本実施形態の半導体記憶装置の奇数ビット線スクリーニングテストの動作を説明する。本実施形態の半導体記憶装置の奇数ビット線スクリーニングテストは、書込みサイクルで行う。書込み電圧供給回路７５０は、書込み電圧入力端子７０１に電圧ＶＰＰを入力され、第１の消去サイクル制御信号入力端子７０２と第２の消去サイクル制御信号入力端子７０３とにハイレベルの信号が入力され、第１の書込みサイクル制御信号入力端子７０４と第２の書込みサイクル制御信号入力端子７０５と奇数センス線テスト信号入力端子７５６と偶数センス線テスト信号入力端子７５７とにローレベルの信号が入力される。書込み電圧供給回路７５０は、偶数センス線書込み電圧出力端子７６７と奇数センス線書込み電圧出力端子７６８とが０Ｖを出力し、ビット線書込み電圧出力端子７６９が電圧ＶＰＰを出力する。
ビット線放電制御回路８５０は、第１の消去サイクル制御信号入力端子７０２と奇数ビット線テスト信号入力端子８５１とはハイレベルの電圧が入力され、偶数ビット線テスト信号入力端子８５２はローレベルの電圧が入力される。ビット線放電制御回路８５０は、偶数ビット線放電制御信号出力端子８６２からはローレベルの電圧が出力され、奇数ビット線放電制御信号出力端子８６３からはハイレベルの電圧が出力される。ビット線放電回路４５０は、ビット線放電制御回路８５０からの信号が入力され、第１６のＮＭＯＳトランジスタ４５４がオフ状態となり、第１７のＮＭＯＳトランジスタ４５５がオン状態となる。
データラッチ回路１００は、偶数ビット線データラッチ信号線２０３と奇数ビット線データラッチ信号線２０４とに、ＥＥＰＲＯＭの書込みデータが０の場合は電圧ＶＰＰを、ＥＥＰＲＯＭの書込みデータが１の場合は０Ｖを出力する。書込み電圧切替回路２５０は、書込み電圧入力端子２０５に書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９からＶＰＰ電圧を供給され、偶数センス線書込み電圧入力端子２５７に書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７から０Ｖを供給され、奇数センス線書込み電圧入力端子２５８に書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８から０Ｖを供給される。
偶数ビット線データラッチ信号線２０３のＥＥＰＲＯＭの書込みデータを０で、奇数ビット線データラッチ信号線２０４のＥＥＰＲＯＭの書込みデータを１とする。書込み電圧切替回路２５０は、第４のＮＭＯＳトランジスタ２５３がオン状態となり偶数ビット線３０３に電圧ＶＰＰを出力し、第５のＮＭＯＳトランジスタ２５４がオフ状態となり奇数ビット線３０４に０Ｖを出力する。
メモリアレイ３００の隣接する偶数ビット線３０３と奇数ビット線３０４間は、電圧差（電圧ＶＰＰ－０Ｖ）が発生する。奇数ビット線スクリーニングテストは、隣接ビット線間故障による不良発生を事前に検出するための電圧ストレスを発生できる。また、
偶数ビット線データラッチ信号線２０３のＥＥＰＲＯＭの書込みデータを１で、奇数ビット線データラッチ信号線２０４のＥＥＰＲＯＭの書込みデータを０とすれば、同様に電位差（０Ｖ―電圧ＶＰＰ）が発生できる。
[通常書込み動作]
本実施形態の半導体記憶装置の通常書込み動作を説明する。書込み電圧供給回路７５０は、書込みサイクルにおいて、書込み電圧入力端子７０１に、電圧ＶＰＰを入力され、第１の消去サイクル制御信号入力端子７０２と第２の消去サイクル制御信号入力端子７０３とに、ハイレベルの信号が入力され、第１の書込みサイクル制御信号入力端子７０４と第２の書込みサイクル制御信号入力端子７０５と奇数センス線テスト信号入力端子７５６と偶数センス線テスト信号入力端子７５７とに、ローレベルの信号が入力される。書込み電圧供給回路７５０は、書込みサイクルにおいて、偶数センス線書込み電圧出力端子７６７と奇数センス線書込み電圧出力端子７６８とが０Ｖを出力し、ビット線書込み電圧出力端子７６９が電圧ＶＰＰを出力する。
ビット線放電制御回路８５０は、書込みサイクルにおいて、第１の消去サイクル制御信号入力端子７０２にハイレベルの信号が入力され、奇数ビット線テスト信号入力端子８５１と偶数ビット線テスト信号入力端子８５２とにローレベルの電圧が入力される。ビット線放電制御回路８５０は、書込みサイクルにおいて、偶数ビット線放電制御信号出力端子８６２と奇数ビット線放電制御信号出力端子８６３からローレベルの信号が出力される。ビット線放電回路４５０は、ビット線放電制御回路８５０からの信号が入力され、書込みサイクルにおいて、第１６のＮＭＯＳトランジスタ４５４と第１７のＮＭＯＳトランジスタ４５５とがオフ状態となる。
データラッチ回路１００は、書込みサイクルにおいて、偶数センス線データラッチ信号線２０１を選択アドレスとした場合に、偶数センス線データラッチ信号線２０１に、電圧ＶＰＰを出力し、同時に、奇数センス線データラッチ信号線２０２は非選択アドレスとなり、書込みサイクルにおいて、奇数センス線データラッチ信号線２０２に、０Ｖを出力する。ＥＥＰＲＯＭの偶数ビットの書込みデータが０で、奇数ビットの書込みデータが１の場合、偶数ビット線データラッチ信号線２０３に電圧ＶＰＰを出力し、奇数ビット線データラッチ信号線２０４に、０Ｖを出力する。
書込み電圧切替回路２５０は、書込みサイクルにおいて、書込み電圧入力端子２０５に書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９から電圧ＶＰＰを供給され、偶数センス線書込み電圧入力端子２５７に書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７から０Ｖを供給され、奇数センス線書込み電圧入力端子２５８に書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８から０Ｖを供給される。書込み電圧切替回路２５０は、第４のＮＭＯＳトランジスタ２５３と第６のＮＭＯＳトランジスタ２５５とがオン状態となり、偶数ビット線３０３に電圧ＶＰＰと偶数センス線３０１に０Ｖを出力し、第５のＮＭＯＳトランジスタ２５４と第７のＮＭＯＳトランジスタ２５６がオフ状態となり、奇数ビット線３０４と奇数センス線３０２とをハイインピーダンス状態にする。
メモリアレイ３００において、隣接する偶数センス線３０１と奇数センス線３０２は、一方が０Ｖで他方がハイインピーダンス状態となり、隣接する偶数ビット線３０３と奇数ビット線３０４は、一方が電圧ＶＰＰで他方がハイインピーダンス状態となる。隣接線間に電圧が印加されず、線間の電圧リークが抑制できる。なお、ＥＥＰＲＯＭの偶数ビットの書込みデータが１で、奇数ビットの書込みデータが０の場合、偶数ビット線３０３と奇数ビット線３０４の電圧状態が入れ替わるが、同様の効果が得られる。
[通常消去動作]
本実施形態の半導体記憶装置の通常消去動作を説明する。書込み電圧供給回路７５０は、消去サイクルにおいて、書込み電圧入力端子７０１に、電圧ＶＰＰを入力され、第１の消去サイクル制御信号入力端子７０２と第２の消去サイクル制御信号入力端子７０３と奇数センス線テスト信号入力端子７５６と偶数センス線テスト信号入力端子７５７とに、ローレベル信号が入力され、第１の書込みサイクル制御信号入力端子７０４と第２の書込みサイクル制御信号入力端子７０５とに、ハイレベル信号が入力される。書込み電圧供給回路７５０は、消去サイクルにおいて、偶数センス線書込み電圧出力端子７６７と奇数センス線書込み電圧出力端子７６８とが電圧ＶＰＰを出力し、ビット線書込み電圧出力端子７６９が０Ｖを出力する。
ビット線放電制御回路８５０は、消去サイクルにおいて、第１の消去サイクル制御信号入力端子７０２と奇数ビット線テスト信号入力端子８５１と偶数ビット線テスト信号入力端子８５２とに、ローレベルの電圧が入力される。ビット線放電制御回路８５０は、消去サイクルにおいて、偶数ビット線放電制御信号出力端子８６２と奇数ビット線放電制御信号出力端子８６３から、ハイレベル信号が出力される。ビット線放電回路４５０は、ビット線放電制御回路８５０からの信号が入力され、消去サイクルにおいて、第１６のＮＭＯＳトランジスタ４５４と第１７のＮＭＯＳトランジスタ４５５とがオン状態となる。
データラッチ回路１００は、消去サイクルにおいて、偶数センス線データラッチ信号線２０１を選択アドレスとした場合に、偶数センス線データラッチ信号線２０１に、電圧ＶＰＰを出力し、同時に、奇数センス線データラッチ信号線２０２は非選択アドレスとなり、奇数センス線データラッチ信号線２０２に、０Ｖを出力し、更に、偶数ビット線データラッチ信号線２０３と奇数ビット線データラッチ信号線２０４とに、電圧ＶＰＰを出力する。
書込み電圧切替回路２５０は、消去サイクルにおいて、書込み電圧入力端子２０５に書込み電圧供給回路７５０のビット線書込み電圧出力端子７６９から０Ｖを供給され、偶数センス線書込み電圧入力端子２５７に書込み電圧供給回路７５０の偶数センス線書込み電圧出力端子７６７から電圧ＶＰＰを供給され、奇数センス線書込み電圧入力端子２５８に書込み電圧供給回路７５０の奇数センス線書込み電圧出力端子７６８から電圧ＶＰＰを供給される。書込み電圧切替回路２５０は、第４のＮＭＯＳトランジスタ２５３と第５のＮＭＯＳトランジスタ２５４と第６のＮＭＯＳトランジスタ２５５とがオン状態となり、偶数ビット線３０３と奇数ビット線３０４とに０Ｖを出力し、偶数センス線３０１に電圧ＶＰＰを出力し、第７のＮＭＯＳトランジスタ２５６がオフ状態となり、奇数センス線３０２をハイインピーダンス状態にする。
メモリアレイ３００において、隣接する偶数センス線３０１と奇数センス線３０２は、一方が電圧ＶＰＰで他方がハイインピーダンス状態となり、隣接する偶数ビット線３０３と奇数ビット線３０４は、両方が０Ｖとなる。隣接線間に電圧が印加されず、線間の電圧リークが抑制できる。
以上、説明したように、本発明の半導体記憶装置は、隣接配線間に電圧ストレスを加えて検査することで半導体記憶装置のスクリーニングテストを効率的に実施できる。また、本発明の半導体記憶装置は、通常使用時に隣接配線間に電圧が印加されない動作を行うことができ、印加した電圧のリークを抑制することができる。また、本発明の半導体記憶装置は、奇数と偶数の２種類での例を説明したが、３種類以上の信号例でも同様の効果を得ることができる。
２０５ ビット線書込み電圧出力端子
２５０ 書込み電圧切替回路
２５７ 偶数センス線書込み電圧出力端子
２５８ 奇数センス線書込み電圧出力端子
３００ メモリアレイ
４５０ ビット線放電回路
７０１ 書込み電圧入力端子
７０２ 第１の消去サイクル制御信号入力端子
７０３ 第２の消去サイクル制御信号入力端子
７０４ 第１の書込みサイクル制御信号入力端子
７０５ 第２の書込みサイクル制御信号入力端子
７５０ 書込み電圧供給回路
７５１－７５４ ２入力ＯＲ回路
７５６ 奇数センス線テスト信号入力端子
７５７ 偶数センス線テスト信号入力端子
８５０ ビット線放電制御回路
９５０－９５２ レベルシフト回路

Claims (3)

  1. 書込み電圧供給回路と、書込み電圧切替回路と、ビット線放電制御回路と、ビット線放電回路と、メモリアレイと、を備え、
    前記書込み電圧供給回路は、前記書込み電圧切替回路を介して前記メモリアレイに接続され、
    前記ビット線放電制御回路は、前記ビット線放電回路を介して前記メモリアレイに接続される半導体記憶装置。
  2. 前記書込み電圧供給回路は、前記書込み電圧切替回路へ少なくとも２種類のセンス線書込み電圧を供給し、
    前記書込み電圧切替回路は、メモリアレイの少なくとも２群のセンス線へ個別に電圧を供給し、
    前記ビット線放電制御回路は、前記ビット線放電回路へ少なくとも２種類のビット線放電制御信号を出力し、
    前記ビット線放電回路は、メモリアレイの少なくとも２群のビット線へ個別に放電電圧を供給する請求項１記載の半導体記憶装置。
  3. 前記書込み電圧供給回路は、書込み電圧入力端子と,第１の消去サイクル制御信号入力端子と、第２の消去サイクル制御信号入力端子と、第１の書込みサイクル制御信号入力端子と、第２の書込みサイクル制御信号入力端子と、奇数センス線テスト信号入力端子と、偶数センス線テスト信号入力端子と、奇数センス線書込み電圧出力端子と、偶数センス線書込み電圧出力端子と、ビット線書込み電圧出力端子と、第１から第４のＯＲ回路と、第１から第３のレベルシフト回路を備え、
    前記書込み電圧入力端子は、前記第１から第３のレベルシフト回路に接続され、
    前記第１のＯＲ回路は、前記第１の消去サイクル制御信号入力端子と、前記奇数センス線テスト信号入力端子と、前記第１のレベルシフト回路に接続され、
    前記第２のＯＲ回路は、前記第２の消去サイクル制御信号入力端子と、前記奇数センス線テスト信号入力端子と、前記第１のレベルシフト回路に接続され、
    前記第３のＯＲ回路は、前記第１の消去サイクル制御信号入力端子と、前記偶数センス線テスト信号入力端子と、前記第２のレベルシフト回路に接続され、
    前記第４のＯＲ回路は、前記第２の消去サイクル制御信号入力端子と、前記偶数センス線テスト信号入力端子と、前記第２のレベルシフト回路に接続され、
    前記奇数センス線書込み電圧出力端子は、前記第１のレベルシフト回路に接続され、
    前記偶数センス線書込み電圧出力端子は、前記第２のレベルシフト回路に接続され、
    前記ビット線書込み電圧出力端子は、前記第３のレベルシフト回路に接続される請求項１もしくは請求項２記載の半導体記憶装置。
JP2022136614A 2022-08-30 2022-08-30 半導体記憶装置。 Pending JP2024033179A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022136614A JP2024033179A (ja) 2022-08-30 2022-08-30 半導体記憶装置。
CN202311029656.1A CN117636992A (zh) 2022-08-30 2023-08-16 半导体存储装置
US18/451,113 US20240071551A1 (en) 2022-08-30 2023-08-17 Semiconductor storage apparatus
KR1020230107708A KR20240031058A (ko) 2022-08-30 2023-08-17 반도체 기억 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022136614A JP2024033179A (ja) 2022-08-30 2022-08-30 半導体記憶装置。

Publications (1)

Publication Number Publication Date
JP2024033179A true JP2024033179A (ja) 2024-03-13

Family

ID=90001401

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022136614A Pending JP2024033179A (ja) 2022-08-30 2022-08-30 半導体記憶装置。

Country Status (4)

Country Link
US (1) US20240071551A1 (ja)
JP (1) JP2024033179A (ja)
KR (1) KR20240031058A (ja)
CN (1) CN117636992A (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575990B2 (ja) 1992-03-24 1997-01-29 株式会社東芝 半導体装置とそのテスト方法

Also Published As

Publication number Publication date
CN117636992A (zh) 2024-03-01
US20240071551A1 (en) 2024-02-29
KR20240031058A (ko) 2024-03-07

Similar Documents

Publication Publication Date Title
JP4191355B2 (ja) 半導体集積回路装置
JP3736714B2 (ja) 半導体メモリのウエハバーンインテスト回路
US5400344A (en) Semiconductor device with function of testing insulation defect between bit lines and testing method therefor
JP4782937B2 (ja) 半導体記憶装置
JPH11120794A (ja) 半導体記憶装置
KR100329881B1 (ko) 비휘발성 반도체 메모리 장치
US7239548B2 (en) Method and apparatus for applying bias to a storage device
US6707733B2 (en) Semiconductor memory device
KR0183856B1 (ko) 반도체 메모리 장치의 번인 스트레스 회로
JP2024033179A (ja) 半導体記憶装置。
US6707736B2 (en) Semiconductor memory device
TW202410049A (zh) 半導體存儲裝置
KR100313555B1 (ko) 소거기능의테스트용테스트회로를가진비휘발성반도체메모리
JP2006078289A (ja) 半導体記憶装置及びその試験方法
JP2005303210A (ja) 半導体装置
KR101163033B1 (ko) 비트라인 프리차지 전원 발생 회로
JP2007207346A (ja) 半導体集積回路装置
JP2007134001A (ja) 半導体集積回路装置
JP2786141B2 (ja) 半導体記憶装置
JP4152422B2 (ja) 半導体集積回路装置
JP2016207236A (ja) 半導体集積回路装置およびその解析方法
JP2007193877A (ja) アドレスデコーダの検査回路及びアドレスデコーダの検査方法
EP1509924A1 (en) Semiconductor memory device with test mode to monitor internal timing control signals at i/o terminals
KR19980015271A (ko) 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법
JPH08167300A (ja) ビット線セレクト線ストレス回路