JP2013012275A - 半導体記憶装置およびそのテスト手法 - Google Patents

Abstract

【課題】短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法を提供すること。
【解決手段】非テスト対象ポートに対応するワード線を活性化させ、非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、非テスト対象ポートに対応する前記ディジット線対の一方を放電させる。放電後の前記ディジット線対の電位差が保たれた状態で、複数のワード線を活性化させ、テスト対象ポートに対応するディジット線対を駆動することにより、メモリセルにテストデータを書き込む。その後、メモリセルからデータを読み出し、テストデータが正しく書き込まれていたか否かを判定する。
【選択図】図３

Description

本発明は、半導体記憶装置及びそのテスト方法に関する。

半導体記憶装置は、正常に動作するか否かを確認するため、テストされる。テスト時には、最も厳しい条件（ワーストケース）で半導体記憶装置を動作させ、半導体記憶装置が正常に動作するか否かを判断することが望まれる。

半導体記憶装置として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路が知られている。ＳＲＡＭ回路には、複数のポートが設けられることがある。

特許文献１（特開２００８−２８２５１５号公報）には、複数のポートを有するＳＲＡＭ回路において、ワーストケースでのテストを可能とするためのテスト方法が開示されている。以下に、特許文献１に記載されたテスト方法を説明する。

図１は、特許文献１に記載されたＳＲＡＭセルを示す回路図である。このＳＲＡＭセルには、ワード線ＷＬＡ、ＷＬＢ、ディジット線対（ＤＴＡ及びＤＢＡ）、ディジット線対（ＤＴＢ及びＤＢＢ）が接続されている。ワード線ＷＬＡ及びディジット線対（ＤＴＡ及びＤＢＡ）は、ポートＡ（第１のポート）に対応している。ワード線ＷＬＢ及びディジット線対（ＤＴＢ及びＤＢＢ）は、ポートＢ（第２のポート）に対応している。

ＳＲＡＭセルは、ＮＭＯＳトランジスタＱ１及びＱ３、ＰＭＯＳトランジスタＱ２及びＱ４、ＡポートアクセストランジスタＱ５及びＱ７、及びＢポートアクセストランジスタＱ６及びＱ８を有している。ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に接続されている。ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ３は、第１電源ＶＤＤと第２電源ＶＳＳとの間に接続されている。ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ１の共通ドレイン（ノードＮ１）は、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ３の共通ゲートに接続されている。ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ３の共通ドレイン（ノードＮ２）は、ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ１の共通ゲートに接続されている。ノードＮ１は、ＡポートアクセストランジスタＱ５を介して、ポートＡのディジット線ＤＴＡに接続されている。また、ノードＮ１は、ＢポートアクセストランジスタＱ６を介して、ポートＢのディジット線ＤＴＢに接続されている。ノードＮ２は、ＡポートアクセストランジスタＱ７を介して、ポートＡのディジット線ＤＢＡに接続されている。ノードＮ２は、ＢポートアクセストランジスタＱ８を介して、ポートＢのディジット線ＤＢＢに接続されている。ＡポートアクセストランジスタＱ５及びＱ７のゲートは、ポートＡのワード線ＷＬＡに接続されている。ＢポートアクセストランジスタＱ６及びＱ８のゲートは、ポートＢのワード線ＷＬＢに接続されている。ポートＡは、第１のクロック信号により制御され、ポートＢは、第２のクロック信号により制御される。すなわち、ワード線ＷＬＡは、第１のクロック信号に基づいて活性化され、ワード線ＷＬＢは、第２のクロック信号に基づいて活性化される。

上述のように、ＳＲＡＭセルに複数のポートが設けられている場合、複数のポートから同時にデータが読み出される場合がある。図１に示される例においては、ワード線ＷＬＡ及びＷＬＢが同時に活性化され、アクセストランジスタＱ５、Ｑ６、Ｑ７、及びＱ８がオンになることがある。仮にノードＮ１がロウレベルになるようなデータが格納されているとすると、トランジスタＱ１は、ディジット線ＤＴＡ及びＤＴＢの電圧がロウレベルに下がるように、電荷を転送する。すなわち、トランジスタＱ１は、２つのポートのディジット線の電位が下がるように、電荷を転送しなければならない。１つのポートのディジット線の電位を下げればよい場合（一つのポートのみからデータが読み出される場合）と比べて、電位が下がり難くなる。その結果、ビット線対（ＤＴＡ、ＤＢＡ）、（ＤＴＢ、ＤＢＢ）の電位差が少なくなり、データを正しく読み取ることが難しくなる。すなわち、ワーストケースは、複数のポートから同時にデータがリードされる場合であると考えられる。

そこで、複数のワード線ＷＬＡ及びＷＬＢを同時に活性化させることにより、ワーストケースを再現し、値を正しく読み取ることができるか否かをテストすることが考えられる。しかしながら、ワード線ＷＬＡは、第１のクロック信号に基づいて活性化され、ワード線ＷＬＢは、第２のクロック信号に基づいて活性化される。すなわち、ワード線ＷＬＡ及びワード線ＷＬＢは、異なるクロック信号に基づいて活性化される。第１のクロック信号と第２のクロック信号との間には、通常、クロックスキューに差が生じる。そのため、ワード線ＷＬＡ及びワード線ＷＬＢを、同時に活性化させることは、難しい。すなわち、テスト時において、ワーストケースを再現することは、難しい。

そこで、特許文献１には、第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号を設け、テスト時にどちらか一方の活性状態のテスト制御信号により他方のテスト制御信号をマスクし、一方のテスト制御信号により第１、第２のワード線の活性化を同時に制御する点が開示されている。

特開２００８−２８２５１５号公報

特許文献１の記載によれば、テスト時に、複数のポートのワード線を同一のタイミングで活性化させることができ、ワーストケースでのテストが可能になる。

しかしながら、リード／ライト兼用ポートを２つ以上備えたＳＲＡＭ回路では、ポート間の相互干渉により、動作マージンが悪化し、書込み不良が発生する場合がある。そして、既述のテスト方法では、この書込み不良を発見することが困難である。以下に、この点について、説明する。

図１に示したように、ＳＲＡＭ回路に、ポートＡ及びポートＢが設けられているものとする。ポートＡは、第１のクロック信号ＣＬＫＡによって制御されるポートであり、ポートＢは、第２のクロックＣＬＫＢで制御されるポートであるものとする。ここで、同一アドレスに対して、ポートＡを用いたライト処理と、ポートＢを用いたリード処理とが、同時に発生する場合がある。ポートＡとポートＢとは、異なるクロック信号により制御されるため、ポートＢ（以下、加害ポート）のワード線ＷＬＢが、ポートＡのワード線ＷＬＡよりも先に開く（活性化する）場合がある。この場合、加害ポートのディジット線対（ＤＴＢ、ＤＢＢ）のうちの一方が、放電を開始し、その電位が下がる。その後、ポートＡのワード線ＷＬＡが開かれ、ポートＡを用いてライト処理が行われる。この際、ポートＡのディジット線対（ＤＴＡ及びＤＢＡ）のうちの一方は、ＳＲＡＭセルに対し、下がった電位に対応する分だけ、電荷を余分に供給しなければならない。このため、データがＳＲＡＭセルに書き込まれ難くなり、書込みが失敗しやすくなる。以下、この書込み不良を、ライト動作不良と呼ぶ。

従って、テスト時においては、最悪のタイミングでポートＡ及びポートＢを開き、ライト動作不良が生じるか否かを確認することが望まれる。しかしながら、既述の特許文献１に記載されたテスト方法では、複数のポートのワード線が同時に開かれる。従って、最悪のタイミングが再現されず、正常にライト処理が行われるか否かを確認することはできない。

一般に、半導体チップを設計する際には、複数のＳＲＡＭ回路が、それぞれマクロとして配置される。そして、通常、複数のＳＲＡＭ回路の各々において、各ポートのクロックスキューは異なっている。そのため、最悪のタイミングとなる各ポートのクロックスキューを予想することは、実質的には不可能である。前述のライト動作不良をテスト時に発見するためには、１つのアドレスについて、各ポートのクロックスキューを変えつつ、テストを複数回行なう必要がある。

図２は、ライト動作不良のテスト方法の一例を示すフローチャートである。図２に示されるように、まず、ＳＲＡＭ回路に含まれる全てのＳＲＡＭセルに、任意の初期値が書込まれる（ステップＳ１１）。ついで、各ポートのクロックスキューが設定される（ステップＳ１２）。次いで、設定されたクロックスキューに基づいて、テスト対象のアドレスにデータが書込まれる（ステップＳ１３）。次いで、ステップＳ１３においてデータが書き込まれたアドレスから、データがリードされ、正常にデータが書込こまれているか否かが判定される（ステップＳ１４）。正常にデータが書き込まれていた場合、テスト回数が規定回数に達したかどうかが判定される（ステップＳ１５）。テスト回数が規定に達していない場合には、ステップＳ１２に戻り、異なる値のクロックスキューが設定される。テスト回数が規定回数に達していた場合には、全てのアドレスについてテストが行われたか否かが判定される（ステップＳ１６）。未テストであるアドレスが存在する場合には、ステップＳ１２以降の動作が再び実行される。全てのアドレスについてテストが行われていた場合には、テストが終了される。

複数のポート間におけるクロックスキューの差が１０ｎｓの範囲内であり、クロックスキューを０．０１ｎｓ単位で変更する必要がある場合について考える。この場合には、ステップ１２乃至Ｓ１４の処理を、１０００回、繰り返さなければならない。従って、テスト時間が非常に長くなってしまう。

すなわち、ライト動作不良をテストするためには、膨大なテスト時間が費やされる、という問題点があった。

本発明に係る半導体記憶装置は、第１ノード及び第２ノードを有し、前記第１ノード及び前記第２ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、複数のポートに対応する、複数のディジット線対と、前記複数のポートに対応する複数のワード線と、前記複数のポートの各々に対応するプリチャージ信号が活性化している場合に、対応するポートの前記ディジット線対をプリチャージする、プリチャージ回路と、テスト回路とを具備する。前記複数のワードの各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第１ノードに接続し、前記対応するポートのディジット線対の他方を前記第２ノードに接続するように構成される。前記複数のポートは、テスト対象ポート、及び非テスト対象ポートを含んでいる。前記テスト回路は、前記非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させ、放電後に、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第１ノード及び前記第２ノードにテストデータを書き込み、前記第１ノード及び前記第２ノードに書き込まれたデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する。

本発明によれば、短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法が提供される。

特許文献１に記載されたＳＲＡＭセルを示す回路図である。 ライト動作不良のテスト方法の一例を示すフローチャートである。 実施形態に係る半導体記憶装置を示すブロック図である。 各メモリセルを示す回路図である。 Ｙセレクタ＆プリチャージ回路を示す回路図である。 半導体記憶装置のテスト方法を示すフローチャートである。 ステップＳ２及びステップＳ３における動作を示すタイミングチャートである。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

図３は、本実施形態に係る半導体記憶装置１を示すブロック図である。図３に示されるように、半導体記憶装置１は、ＳＲＡＭマクロ２、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路３、クロックバッファ４、信号バッファ５、クロックバッファ６、信号バッファ７、及び信号バッファ８を備えている。ＳＲＡＭマクロ２には、２つのポート（ポートＡ及びポートＢ）が設けられている。

ＢＩＳＴ回路３は、ＳＲＡＭマクロ２の動作を自動的にテストする回路である。ＢＩＳＴ回路３は、ポートＡのクロック信号ＣＬＫＡ及びポートＢのクロック信号ＣＬＫＢを、それぞれ、クロックバッファ４及び６を介して、ＳＲＡＭマクロ２に供給する。また、ＢＩＳＴ回路３は、ポートＡのテスト信号（ＴＥＳＴＡ）及びポートＢのテスト信号（ＴＥＳＴＢ）を、それぞれ、信号バッファ５及び７を介して、ＳＲＡＭマクロ２に供給する。また、ＢＩＳＴ回路３は、ポートＡのライトテスト信号ＷＤＭＡ及びポートＢのライトテスト信号ＷＤＭＢを、信号バッファ８を介して、ＳＲＡＭマクロ２に供給する。また、ＢＩＳＴ回路３は、アクセス先となるアドレスを示すアドレス信号を、ＳＲＡＭマクロ２に供給する。

次いで、ＳＲＡＭマクロ２について説明する。ＳＲＡＭマクロ２は、Ｘアドレスデコーダ９、Ｙアドレスデコーダ１０、内部クロックＡ出力回路１１、内部クロックＢ出力回路１２、ワードドライバ制御回路１３、ワードドライバ１４、メモリセルアレイ１５、及びＹセレクタ＆プリチャージ回路１６を備えている。

メモリセルアレイ１５は、データを記憶する部分であり、複数のワード線、複数のディジット線、及び複数のメモリセル（図示せず）を備えている。複数のメモリセルは、複数のロウ及び複数のカラム（図示せず）が形成されるように配置されている。各ロウには、２つのポート（ポートＡ及びポートＢ）に対応する２本のワード線（ＷＬＡ及びＷＬＢ）が設けられている。ワード線ＷＬＡは、ポートＡに対応しており、ワード線ＷＬＢは、ポートＢに対応している。また、各カラムには、２つのポート（ポートＡ及びポートＢ）に対応する２つのディジット線対（ＤＴＡ／ＤＢＡ、ＤＢＢ／ＤＴＢ）が設けられている。ディジット線対（ＤＴＡ／ＤＢＡ）は、ポートＡに対応し、ディジット線対（ＤＢＢ／ＤＴＢ）は、ポートＢに対応している。

図４は、各メモリセルを示す回路図である。図４に示されるように、各メモリセルは、セルデータ保持ラッチ回路１７、ＮＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９、ＮＭＯＳトランジスタ２０、及びＮＭＯＳトランジスタ２１を備えている。セルデータ保持ラッチ回路１７は、逆並列に接続された二つのインバータ回路を備え、第１ノード（ｃｅｌｌ＿Ｔ）及び第２ノード（ｃｅｌｌ＿Ｂ）を備えている。第１ノードｃｅｌｌ＿Ｔ及び第２ノードｃｅｌｌ＿Ｂには、互いに逆の論理レベルの信号が保持される。ＮＭＯＳトランジスタ１８は、ポートＡのディジット線ＤＴＡ（正論理ディジット線）と、第１ノードｃｅｌｌ＿Ｔとの間の電気的接続を切り替えるように構成されている。ＮＭＯＳトランジスタ１９は、ポートＡのディジット線ＤＢＡ（逆論理ディジット線）と、第２ノードｃｅｌｌ＿Ｂとの間の電気的接続を切り替えるように構成されている。ＮＭＯＳトランジスタ２０は、ポートＢのディジット線ＤＴＢ（正論理ディジット線）と、第１ノードｃｅｌｌ＿Ｔとの間の電気的接続を切り替えるように構成されている。ＮＭＯＳトランジスタ２１は、ポートＢのディジット線ＤＢＢ（逆論理ディジット線）と、第２ノードｃｅｌｌ＿Ｂとの間の電気的接続を切り替えるように構成されている。ＮＭＯＳトランジスタ１８及び１９のゲートは、ポートＡに対応するワード線ＷＬＡに接続されている。ＮＭＯＳトランジスタ２０及び２１のゲートは、ポートＢに対応するワード線ＷＬＢに接続されている。

図３に戻り、ＳＲＡＭマクロ２の構成についての説明を続ける。

内部クロックＡ出力回路１１及び内部クロックＢ出力回路１２は、内部クロック信号を生成する機能を有している。内部クロックＡ出力回路１１は、ポートＡのクロック信号ＣＬＫＡ及びポートＢのテスト信号ＴＥＳＴＢに基づいて、ポートＡの内部クロック信号ＩＣＬＡを生成する。具体的には、テスト信号ＴＥＳＴＢがＨレベルであるとき（テスト対象ポートがポートＢであるとき）、内部クロック信号ＩＣＬＡは、Ｌレベルに固定される（マスクされる）。一方、テスト信号ＴＥＳＴＢがＬレベルであるとき（テスト対象ポートがポートＡであるとき）、クロック信号ＣＬＫＡが、内部クロック信号ＩＣＬＡとして、出力される。また、内部クロックＡ出力回路１１は、プリチャージ制御信号ＰＣＢＡを生成し、Ｙセレクタ＆プリチャージ回路１６に供給する機能を有している。

内部クロックＢ出力回路１２は、ポートＢのクロック信号ＣＬＫＢ及びポートＡのテスト信号ＴＥＳＴＡに基づいて、ポートＢの内部クロック信号ＩＣＬＢを生成する。具体的には、テスト信号ＴＥＳＴＡがＨレベルであるとき（テスト対象ポートがポートＡであるとき）、内部クロック信号ＩＣＬＢは、Ｌレベルに固定される（マスクされる）。一方、テスト信号ＴＥＳＴＡがＬレベルであるとき（テスト対象ポートがポートＢであるとき）、クロック信号ＣＬＫＢが、内部クロック信号ＩＣＬＢとして出力される。また、内部クロックＢ出力回路１２は、プリチャージ制御信号ＰＣＢＢを生成し、Ｙセレクタ＆プリチャージ回路１６に供給する機能を有している。

Ｘアドレスデコーダ９は、ＢＩＳＴ回路３からアドレス信号を取得し、ポートＡのＸアドレス選択信号ＸＫＡ及びＸＥＡ、及びポートＢのＸアドレス選択信号ＸＫＢ及びＸＥＢを生成し、ワードドライバ制御回路１３に供給する機能を有している。

Ｙアドレスデコーダ１０は、ＢＩＳＴ回路３からアドレス信号を取得し、ポートＡのＹアドレス選択信号ＹＳＬＡ及びポートＢのＹアドレス選択信号ＹＳＬＢを生成し、Ｙセレクタ＆プリチャージ回路１６に供給する機能を有している。

続いて、ワードドライバ制御回路１３及びワードドライバ１４について説明する。ワードドライバ制御回路１３及びワードドライバ１４は、各ロウのワード線ＷＬＡ及びＷＬＢを制御する為に設けられている。ワードドライバ制御回路１３は、内部クロック信号ＩＣＬＡ、ＩＣＬＢ、テスト信号ＴＥＳＴＡ、ＴＥＳＴＢ、Ｘアドレス選択信号ＸＫＡ、ＸＥＡ，ＸＫＢ、及びＸＥＢに基づいて、ワード線ＷＬＡ及びＷＬＢの活性化を制御する為の信号をワードドライバ１４に供給する。ワードドライバ１４は、取得した信号に基づいて、ワード線ＷＬＡ及びＷＬＢを、制御する。

具体的には、テスト信号ＴＥＳＴＡ及びＴＥＳＴＢが両方ともロウレベルである場合（通常動作時）、ワードドライバ制御回路１３及びワードドライバ１４は、内部クロック信号ＩＣＬＡに基づいてワード線ＷＬＡを活性化させ、内部クロック信号ＩＣＬＢに基づいてワード線ＷＬＢを活性化させる。すなわち、テスト信号ＴＥＳＴＡ及びＴＥＳＴＢが両方ともロウレベルである場合には、ワード線ＷＬＡ及びＷＬＢは、独立に活性化される。

一方、テスト信号ＴＥＳＴＡがハイレベルであり、テスト信号ＴＥＳＴＢがロウレベルである場合（ポートＡのテストを行なう場合）、ワード線ＷＬＡは、内部クロック信号ＩＣＬＡに基づいて活性化される。更に、ワード線ＷＬＢも、ワード線ＷＬＡと同一のタイミングで、活性化される。すなわち、ワード線ＷＬＡ及びＷＬＢは、内部クロック信号ＩＣＬＡに基づいて、同時に活性化される。

一方、テスト信号ＴＥＳＴＢがハイレベルであり、テスト信号ＴＥＳＴＡがロウレベルである場合（ポートＢのテストを行なう場合）、ワード線ＷＬＢが、内部クロック信号ＩＣＬＢに基づいて活性化される。また、ワード線ＷＬＡは、ワード線ＷＬＢと同一のタイミングで、活性化される。すなわち、ワード線ＷＬＡ及びＷＬＢは、内部クロック信号ＩＣＬＢに基づいて、同時に活性化される。

上述のような機能は、たとえば、ワードドライバ制御回路１３及びワードドライバ１４として、特許文献１（特開２００８−２８２５１５号公報、図１）に開示されるような回路構成を採用することにより、実現することができる。

次いで、Ｙセレクタ＆プリチャージ回路１６について説明する。Ｙセレクタ＆プリチャージ回路１６は、プリチャージ制御信号（ＰＣＢＡ及びＰＣＢＢ）、及びライトテスト信号（ＷＤＭＡ及びＷＤＭＢ）に基づいて、Ｙアドレス選択信号ＹＳＬＡ及びＹＳＬＢによって選択されたカラムに設けられたディジット線対（ＤＴＡ、ＤＴＢ、ＤＢＡ及びＤＢＢ）を駆動する。

図５は、Ｙセレクタ＆プリチャージ回路１６を示す回路図である。図５に示されるように、Ｙセレクタ＆プリチャージ回路１６は、各カラムの各ポートに対応して、回路３０及び回路３１を有している。

回路３０は、ディジット線対（ＤＴρ及びＤＢρ）をプリチャージするか否かを制御する機能を有している。尚、ρはポートを示す符号である。回路３０は、ライトテスト信号ＷＤＭρ及びプリチャージ制御信号ＰＣＢρに基づいて、ディジット線対（ＤＴρ及びＤＢρ）を制御する。

具体的には、回路３０は、ＮＡＮＤ回路２２、ＰＭＯＳトランジスタ２３、２４、及び２５を有している。ＮＡＮＤ回路２２の一方の入力端には、ライトテスト制御信号ＷＤＭρが供給され、他方の入力端には、プリチャージ制御信号ＰＣＢρが供給される。ＰＭＯＳトランジスタ２３は、電源と正論理ディジット線ＤＴρとの間の電気的接続を切り替えるように設けられている。ＰＭＯＳトランジスタ２４は、電源と逆論理ディジット線ＤＢρとの間の電気的接続を切り替えるように設けられている。ＰＭＯＳトランジスタ２５は、正論理ディジット線ＤＴρと逆論理ディジット線ＤＢρとの間の電気的接続を切り替えるように設けられている。ＮＡＮＤ回路２２の出力信号は、プリチャージ信号として、ＰＭＯＳトランジスタ２３、２４及び２５のゲートに供給される。

ライトテストＷＤＭρとしてＨレベルの信号が供給され、及びプリチャージ制御信号ＰＣＢρとしてＨレベルの信号が供給された場合、ＮＡＮＤ回路２２は、プリチャージ信号としてローレベル信号を出力する。その結果、ディジット線対（ＤＴρ及びＤＢρ）は、電源に接続され、プリチャージされる。

一方、回路３１は、Ｙアドレス信号ＹＳＬρに基づいて、選択されたカラムの正論理ディジット線ＤＴρを、正論理ワイアードディジット線ＹＤＴρに接続する。また、回路３１は、Ｙアドレス信号ＹＳＬρに基づいて、選択されたカラムの逆論理ディジット線ＤＢＴρを、逆論理ワイアードディジット線ＹＤＢρに接続する。具体的には、回路３１は、インバータ２６、２７、及びＣＭＯＳトランスファーゲート２８、２９を備えている。インバータ２６の入力端には、Ｙアドレス信号ＹＳＬρが供給される。インバータ２７の入力端は、インバータ２６の出力端に接続されている。ＣＭＯＳトランスファーゲート２８は、正論理ディジット線ＤＴρと正論理ワイアードディジット線ＹＤＴρとの間の電気的接続を切り替えるように構成されている。ＣＭＯＳトランスファーゲート２９は、逆論理ディジット線ＤＢρと逆論理ワイアードディジット線ＹＤＢρとの間の電気的接続を切り替えるように構成されている。この回路３１によれば、Ｙアドレス信号ＹＳＬρによって選択されたカラムにおいて、ＣＭＯＳトランスファーゲート２８及び２９がオンになり、ディジット線ＤＴρ及びＤＢρが、それぞれ、ワイアードディジット線ＹＤＴρ及びＹＤＢρに接続される。

続いて、本実施形態に係る半導体記憶装置１のテスト方法について説明する。図６は、この半導体記憶装置のテスト方法を示すフローチャートである。図６を参照して、テスト方法の概略について説明する。

テスト時には、まず、ＢＩＳＴ回路３が、全てのメモリセルに、任意の初期値を書き込む（ステップＳ１）。次いで、ＢＩＳＴ回路３が、テスト対象アドレス及びテスト対象ポートを設定する。そして、ＢＩＳＴ回路３は、ダミーサイクル処理を実行する。具体的には、ＢＩＳＴ回路３は、非テスト対象ポート（加害ポート）を開き、テスト対象アドレスに書き込まれたデータをリードする。これにより、テスト対象アドレスにおける非テスト対象ポートのディジット線対の一方が、放電する（ステップＳ２）。その後、テストサイクルが実行される。テストサイクルにおいては、非テスト対象ポートのディジット線対の放電後の電位差が維持された状態で、ＢＩＳＴ回路３が、テスト対象アドレスに、テスト対象ポートを用いて、テストデータを書き込む（ステップＳ３）。次いで、ＢＩＳＴ回路３は、テスト対象アドレスに書き込まれたデータをリードし、テストデータが正しく書き込まれたか否かを確認する（ステップＳ４）。ステップＳ４において、正しくデータが書き込まれていなかった場合、ＢＩＳＴ回路３は、ＦＡＩＬである旨を出力する。一方、ステップＳ４において正しくデータが書き込まれていた場合には、テスト対象アドレスが最終アドレスであるか否かが確認される（ステップＳ５）。最終アドレスでなかった場合、テスト対象アドレスが変更され、ステップＳ２以降の処理が繰り返される。最終アドレスであった場合には、半導体記憶装置１が正常に動作している旨を示すＰＡＳＳが出力される。

上述のように、ステップＳ３において、リード処理を行った後、プリチャージを行なうことなくテストデータを書き込むことにより、ライト動作不良に関するワーストケースを再現することができる。そのため、１回の動作でライト動作不良のテストを行なうことができる。

以下に、ステップＳ２及びＳ３における動作を詳述する。図７は、ステップＳ２（ダミーサイクル）及びステップＳ３（テストサイクル）における動作を示すタイミングチャートである。図７には、クロック信号ＣＬＫＡ及びＣＬＫＢ、ワード線ＷＬＡ及びＷＬＢ、Ｙアドレス信号ＹＳＬ［ｉ］Ａ／Ｂ、ライトテスト信号ＷＤＭＡ／Ｂ、プリチャージ制御信号ＰＣＢＡ／Ｂ、ポートＡのディジット線対（ＤＴＡ及びＤＢＡ）、ポートＢのディジット線対（ＤＴＢ及びＤＢＢ）、及び第１ノード及び第２ノード（ｃｅｌｌ＿Ｔ／Ｂ）のそれぞれについて、信号波形が示されている。

まず、ダミーサイクル（ステップＳ２）における動作について詳述する。尚、テスト対象ポートは、ポートＡであり、ポートＢは、非テスト対象ポート（加害ポート）であるものとする。

まず、ＢＩＳＴ回路３は、テスト信号ＴＥＳＴＡ及びテスト信号ＴＥＳＴＢのそれぞれとして、ロウレベルの信号を供給する（図示せず）。これにより、内部クロックＡ出力回路１１（図３参照）が、内部クロック信号ＩＣＬＡとして、クロック信号ＣＬＫＡと同じ論理レベルの信号を生成し、内部クロックＢ出力回路１２（図３参照）が、内部クロック信号ＩＣＬＢとして、クロック信号ＣＬＫＢと同じ論理レベルの信号を生成する。ここで、ＢＩＳＴ回路３は、クロック信号ＣＬＫＡとしてロウレベルの信号を供給し、クロック信号ＣＬＫＢとしてハイレベルの信号を供給する。従って、ワードドライバ制御回路１３には、ハイレベルの内部クロック信号ＩＣＬＢ及びロウレベルの内部クロック信号ＩＣＬＡが供給される。

また、ＢＩＳ回路３は、テスト対象アドレスを示すアドレス信号を、ＳＲＡＭマクロ２に供給する。ＳＲＡＭマクロ２では、Ｘアドレスデコーダ９が、アドレス信号に基づいて、ポートＢのＸアドレス信号ＸＫＢ及びＸＥＢ、及びポートＡのＸアドレス信号ＸＫＡ及びＸＥＡを生成し、ワードドライバ制御回路１３に供給する。また、Ｙアドレスデコーダ１０が、ポートＡ及びポートＢのＹアドレス信号ＹＳＬＡ及びＹＳＬＢを生成し、Ｙセレクタ＆プリチャージ回路１６に供給する。

ワードドライバ制御回路１３は、内部クロック信号ＩＣＬＢとしてハイレベルの信号を取得し、Ｘアドレスデコーダ９からポートＢのＸアドレス信号ＸＫＢ及びＸＥＢを取得すると、テスト対象アドレスにおけるポートＢのワード線ＷＬＢの電圧がハイレベルになる（活性化される）ように、ワードドライバ１４を制御する。一方、内部クロック信号ＩＣＬＡはロウレベルであるので、ポートＡのワード線ＷＬＡは活性化されない。

また、内部クロックＢ出力回路１２は、プリチャージ制御信号ＰＣＢＢとしてロウレベルの信号を生成する。内部クロックＡ出力回路１１は、プリチャージ制御信号ＰＣＢＡとして、ハイレベルの信号を生成する。プリチャージ制御信号ＰＣＢＢ及びＰＣＢＡは、Ｙセレクタ＆プリチャージ回路１６に供給される。

更に、ＢＩＳＴ回路３は、テスト対象であるポートＡのライトテスト信号ＷＤＭＡとして、通常動作時と同じ状態のＨＩＧＨレベルの信号を供給する。また、ＢＩＳＴ回路３は、ポートＢのワード線ＷＬＢが活性化するのと同時に、加害ポートであるポートＢのライトテスト信号ＷＤＭＢを、ロウレベルになるように制御する。ライトテスト信号ＷＤＭＡ及びＷＤＭＢは、信号バッファ８を介して、Ｙセレクタ＆プリチャージ回路１６に供給される。

Ｙセレクタ＆プリチャージ回路１６（図５参照）において、ポートＢの回路３０のＮＡＮＤ回路２２には、ライトテスト信号ＷＤＭＢとしてロウレベルの信号が供給され、プリチャージ制御信号ＰＣＢＢとしてロウレベルの信号が供給される。そのため、ＮＡＮＤ回路２２は、プリチャージ信号としてハイレベルの信号を出力する。これにより、ＰＭＯＳトランジスタ２３〜２５がオフ状態になり、ポートＢのディジット線対（ＤＴＢ及びＤＢＢ）においてプリチャージ状態が解除される。尚、複数のカラムが設けられている場合には、Ｙセレクタ＆プリチャージ回路１６にポートＢのＹアドレス信号ＹＳＬＢが入力されると、選択されたＹアドレスのみにおいて、正論理ディジット線ＤＴρと正論理ワイアードディジット線ＹＤＴρとが接続され、逆論理ディジット線ＤＢρと逆論理ワイアードディジット線ＹＤＢρとが接続される。

上述のように、テスト対象アドレスにおいては、ポートＢのディジット線対ＤＴＢ／ＤＢＢのプリチャージ状態が、解除される。ポートＢのワード線ＷＬＢが活性化しているため、ＳＲＡＭセルに格納されているデータに応じて、ディジット線対ＤＴＢ／ＤＢＢの一方が、放電を開始し、その電位が低下する（図４参照）。図７に示される例においては、ディジット線ＤＢＢの電位が低下している。

放電後（リード動作完了後）、ＢＩＳＴ回路３は、ポートＢのワード線ＷＬＢ及びポートＢのＹアドレス信号ＹＳＬＢがロウレベルに戻るように、動作する。また、ＢＩＳＴ回路３は、ポートＢのプリチャージ制御信号ＰＣＢＢがハイレベルになるように、動作する。また、ポートＢのライトテスト信号ＷＤＭＢは、ロウレベルに維持される。その結果、放電後において、ＮＡＮＤ回路２２の出力信号（プリチャージ信号）は、ハイレベルのままとなり、プリチャージ動作はおこなわれない。これにより、ポートＢのディジット線対ＤＴＢ／ＤＢＢは充電されず、電位が下がったディジット線においては、放電後の電位が維持される。

次いで、図７を参照し、テストサイクル（ステップＳ３）における動作について詳述する。

テストサイクルにおいて、ＢＩＳＴ回路３は、ポートＡによりテスト対象アドレスにテストデータが書き込まれるように、動作する。

具体的には、ＢＩＳＴ回路３は、テスト信号ＴＥＳＴＡをハイレベルとし、テスト信号ＴＥＳＴＢをロウレベルにする（図示せず）。これにより、ポートＡ及びポートＢのワード線ＷＬＡ及びＷＬＢは、内部クロック信号ＩＣＬＡに基づいて、同時に活性化されることになる。すなわち、Ｘアドレスデコーダ９からワードドライバ１３にポートＡのＸアドレス信号ＸＫＡ及びＸＥＡが供給されると、ワードドライバ制御回路１３及びワードドライバ１４は、指定されたアドレスにおけるワード線ＷＬＡ及びＷＬＢを、同時に活性化させる。これにより、テスト対象アドレスにおいてＮＭＯＳトランジスタ１８〜２１は、全てオンになる（図５参照）。その結果、ポートＢの正論理ディジット線ＤＴＢはポートＡの正論理ディジット線対とＳＲＡＭセル（ｃｅｌｌ＿Ｂ）を介して接続される。ポートＢの逆論理ディジット線ＤＢＢも同様にポートＡの逆論理ディジット線対ＤＢＡとＳＲＡＭセル（ｃｅｌｌ＿Ａ）を介して接続される。

また、ＢＩＳＴ回路３は、ワード線ＷＬＡ及びＷＬＢが活性化するタイミングと同一のタイミングで、ライトテスト信号ＷＤＭＢを、ハイレベルに変更する。また、プリチャージ制御信号ＰＣＢＡ及びＰＣＢＢは、ロウレベルに設定される。すなわち、Ｙセレクタ＆プリチャージ回路１６において、プリチャージ信号は、非活性のままとされる。

また、ＢＩＳＴ回路３は、ポートＡのディジット線対（ＤＴＡ／ＤＢＡ）にテストデータが与えられるように、Ｙセレクタ＆プリチャージ回路１６の動作を制御する。図７に示される例では、ポートＡの正論理ディジット線ＤＴＡがロウレベルにされ、逆論理ディジット線ＤＢＡがハイレベルにされている。これにより、ポートＡのディジット線対（ＤＴＡ／ＤＢＡ）から、第１ノードｃｅｌｌ＿Ｔ及び第２ノードｃｅｌｌ＿Ｂにデータが書き込まれる。図７に示されるように、ポートＡの正論理ディジット線ＤＴＡは、ロウレベルであるので、第１ノードｃｅｌｌ＿Ｔの電圧は、ハイレベルからロウレベルに下げられる。一方、ポートＡの逆論理ディジット線ＤＴＢは、ロウレベルであるので、第２ノードｃｅｌｌ＿Ｂの電圧は、ロウレベルからハイレベルに上げられる。

この際、ダミーサイクルにおける放電の結果、ポートＢのディジット線対（ＤＴＡ／ＤＢＢ）には、電位差が生じている。そのため、第２のノード（ｃｅｌｌ＿Ｂ）の電位をハイレベルにするためには、ポートＢのディジット線対（ＤＴＡ／ＤＢＢ）の電位差分だけ余分に電荷を供給する必要がある。ディジット線対ＤＴＢ／ＤＢＢに電位差がない場合と比べ、書込みに費やされる時間が長くなる。その結果、ポートＡのワード線ＷＬＡ及びポートＢのワード線ＷＬＢがロウレベルに戻る前に書込みが終了し難くなり、書き込みが失敗しやすくなる。

上述のように、本実施形態によれば、ダミーサイクルにおいて、ポートＢのディジット線対ＤＴＢ／ＤＢＢの一方が放電する。そして、放電後に、プリチャージが実施されない。そのため、リード動作終了時におけるポートＢのディジット線対ＤＴＢ／ＤＢＢの電位状態が、次のテストサイクルに引継がれる。その結果、同一アドレスアクセス時に想定されるポートＢのディジット線対ＤＴＢ／ＤＢＢの最悪の電位の状態を作りだすことができる。この状態で、ポートＡのワード線ＷＬＡとポートＢのワード線ＷＬＢを同時に開くことにより、各ポートのクロック信号のタイミングが異なる場合に起き得る不良のテストを、１回の施行で実施することができる。

１ 半導体記憶装置
２ ＳＲＡＭマクロ
３ ＢＩＳＴ回路
４ クロックバッファ
５ 信号バッファ
６ クロックバッファ
７ 信号バッファ
８ 信号バッファ
９ Ｘアドレスデコーダ
１０ Ｙアドレスデコーダ
１１ 内部クロックＡ出力回路
１２ 内部クロックＢ出力回路
１３ ワードドライバ制御回路
１４ ワードドライバ
１５ メモリセルアレイ
１６ Ｙセレクタ＆プリチャージ回路
１７ セルデータ保持ラッチ回路
１８ ＮＭＯＳトランジスタ
１９ ＮＭＯＳトランジスタ
２０ ＮＭＯＳトランジスタ
２１ ＮＭＯＳトランジスタ
２２ ＮＡＮＤ回路
２３ ＰＭＯＳトランジスタ
２４ ＰＭＯＳトランジスタ
２５ ＰＭＯＳトランジスタ
２６ インバータ
２７ インバータ
２８ ＣＭＯＳトランスファーゲート
２９ ＣＭＯＳトランスファーゲート
３０ 回路
３１ 回路
ＣＬＫＡ ポートＡのクロック信号
ＣＬＫＢ ポートＢのクロック信号
ＴＥＳＴＡ ポートＡのＴＥＳＴ用信号
ＴＥＳＴＢ ポートＡのＴＥＳＴ用信号
ＷＤＭＡ ポートＡのライトテスト信号
ＷＤＭＢ ポートＢのライトテスト信号
ρ ポートを表す符合。
ｃｅｌｌ＿Ｔ 第１ノード
ｃｅｌｌ＿Ｂ 第２ノード

Claims (2)

1. 第１ノード及び第２ノードを有し、前記第１ノード及び前記第２ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、
   複数のポートに対応する、複数のディジット線対と、
   前記複数のポートに対応する複数のワード線と、
   前記複数のポートの各々に対応するプリチャージ信号が活性化している場合に、対応するポートの前記ディジット線対をプリチャージする、プリチャージ回路と、
   テスト回路と、
   を具備し、
   前記複数のワード線の各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第１ノードに接続し、前記対応するポートのディジット線対の他方を前記第２ノードに接続するように構成され、
   前記複数のポートは、テスト対象ポート、及び非テスト対象ポートを含んでおり、
   前記テスト回路は、
   前記非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させ、
   放電後の前記ディジット線対の電位差が保たれた状態で、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第１ノード及び前記第２ノードにテストデータを書き込み、
   書込み後に、前記第１ノード及び前記第２ノードからデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する
   半導体記憶装置。
2. 第１ノード及び第２ノードを有し、前記第１ノード及び前記第２ノードに互いに逆の論理レベルの信号を保持する、メモリセルと、
   複数のポートに対応する複数のディジット線対と、
   前記複数のポートに対応する複数のワード線と、
   を備え、
   前記複数のワードの各々は、活性化したときに、対応するポートの前記ディジット線対の一方を前記第１ノードに接続し、前記対応するディジット線対の他方を前記第２ノードに接続するように構成された
   半導体記憶装置のテスト方法であって、
   前記複数のポートに含まれる非テスト対象ポートに対応するワード線を活性化させ、前記非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、前記非テスト対象ポートに対応する前記ディジット線対の一方を放電させる工程と、
   放電後の前記ディジット線対の電位差が保たれた状態で、前記複数のワード線を活性化させ、前記テスト対象ポートに対応するディジット線対を駆動することにより、前記第１ノード及び前記第２ノードにテストデータを書き込む工程と、
   前記書き込む工程の後に、前記第１ノード及び前記第２ノードに書き込まれたデータを読み出し、前記テストデータが正しく書き込まれていたか否かを判定する工程と、
   を具備する
   半導体記憶装置のテスト方法。

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