JP5101222B2 - 半導体集積回路装置 - Google Patents
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Description
2、2a RAMマクロ
3 メモリセルブロック
4 アドレスデコーダ
プリチャージ回路
7、8、9、10 NAND回路
11、12、13、14 インバータ回路
15、16、23、33、34 セレクタ
17、18 プリチャージ制御信号生成回路
20、30 BIST回路
21 アドレスパタン生成回路
22 テスト設定回路(同時アクセス動作テスト設定回路)
Claims (7)
- 複数のポートからアクセス可能な複数のメモリセルを有するメモリブロックと、第1のワード線制御信号に応じて前記複数のポートのうち第1のポートのワード線を活性化する第1のワード線制御回路と、前記第1のポートのビット線のプリチャージ制御を行う第1のプリチャージ制御回路と、第2のワード線制御信号に応じて前記複数のポートのうち第2のポートのワード線を活性化する第2のワード線制御回路と、前記第2のポートのビット線のプリチャージ制御を行う第2のプリチャージ制御回路とを備えたRAMマクロと、テスト回路とを備え、
前記テスト回路は、テストモード信号に応じて前記第1および第2のポートそれぞれに対して選択状態か非選択状態かを設定し、且つ、前記第1および第2のいずれか一方を選択状態とし他方を非選択状態と設定する第1および第2のポート設定信号を生成するテスト設定回路と、前記第1のポート設定信号に基づき前記第1のポートが選択状態と設定されるときには外部から供給される第1のクロック信号を、非選択状態と設定されるときには第1のテスト制御信号を前記第1のワード線制御信号として前記第1のワード線制御回路に供給する第1の選択回路と、前記第2のポート設定信号に基づき前記第2のポートを選択状態と設定するときには前記第1のクロック信号を、非選択状態と設定するときには第2のテスト制御信号を前記第2のワード線制御信号として前記第2のワード線制御回路に供給する第2の選択回路とを備え、
前記第1および第2のプリチャージ制御回路は、それぞれ前記第1および第2のポート設定信号に基づき前記第1および第2のポートそれぞれが非選択状態と設定されるときに非選択状態と設定されたポートのビット線のプリチャージを行うことを特徴とする半導体集積回路。 - 前記第1のポートが選択状態と設定され前記第2のポートが非選択状態と設定されるとき、前記第2のワード線制御回路が前記第2のテスト制御信号に基づき前記第2のポートのワード線を活性化する期間は、前記第1のワード線制御回路が前記第1のクロック信号に基づき前記第1のポートのワード線を活性化する期間を含むことを特徴とする請求項1記載の半導体集積回路。
- 前記第1のポートが選択状態と設定され前記第2のポートが非選択状態と設定されるとき、前記第2のプリチャージ制御回路は、前記第1のポートを介して前記メモリブロックにアクセスして前記第1のポートのビット線にデータが現れてから前記データをセンスアンプにて増幅するまでの期間において前記第2のポートのビット線をプリチャージすることを特徴とする請求項1記載の半導体集積回路。
- 前記第1のテスト制御信号は前記第2のポート設定信号であり、前記第2のテスト制御信号は前記第1のポート設定信号であることを特徴とする請求項1記載の半導体集積回路。
- 複数のポートからアクセス可能な複数のメモリセルを有するメモリブロックと、第1のワード線制御信号に応じて前記複数のポートのうち第1のポートのワード線を活性化する第1のワード線制御回路と、前記第1のポートのビット線のプリチャージ制御を行う第1のプリチャージ制御回路と、第2のワード線制御信号に応じて前記複数のポートのうち第2のポートのワード線を活性化する第2のワード線制御回路と、前記第2のポートのビット線のプリチャージ制御を行う第2のプリチャージ制御回路とを備えたRAMマクロと、テスト回路とを備え、
前記テスト回路は、テストモード信号に応じて前記第1および第2のポートそれぞれに対して選択状態か非選択状態かを設定し、且つ、前記第1および第2のいずれか一方を選択状態とし他方を非選択状態と設定する第1および第2のポート設定信号を生成するテスト設定回路と、前記第1のポート設定信号に基づき前記第1のポートが選択状態と設定されるときには外部から供給される第1のクロック信号を、非選択状態と設定されるときには外部から供給される第2のクロック信号を前記第1のワード線制御信号として前記第1のワード線制御回路に供給する第1の選択回路と、前記第2のポート設定信号に基づき前記第2のポートを選択状態と設定するときには前記第1のクロック信号を、非選択状態と設定するときには前記第2のクロック信号を前記第2のワード線制御信号として前記第2のワード線制御回路に供給する第2の選択回路とを備え、
前記第1および第2のプリチャージ制御回路は、それぞれ前記第1および第2のポート設定信号に基づき前記第1および第2のポートそれぞれが非選択状態と設定されるときに非選択状態と設定されたポートのビット線のプリチャージを行うことを特徴とする半導体集積回路。 - 前記第2のクロック信号のデューティ比は前記第1のクロック信号のデューティ比とは異なることを特徴する請求項5記載の半導体集積回路。
- 前記テスト回路は、前記複数のポートそれぞれにアドレス信号を供給するアドレス信号生成回路を有し、前記アドレス信号生成回路は前記テストモード信号に応じて前記複数のポートに対して同一のメモリセルをアクセスするためのアドレス信号を生成することを特徴とする請求項1乃至6のいずれか一に記載の半導体集積回路。
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