JP2009064532A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】マルチポートＲＡＭマクロにおいて、複数のポートから同一メモリセルにアクセスがあった場合にはそれぞれのクロック信号の遅延差により電源電圧マージンが変動する。電源電圧マージンを保証するため、適切な条件の下でテストを行わなければならない。
【解決手段】Ａポートのワード線ＷＬＡをクロック信号ＡＣＬＫに基づき活性化し、Ｂポートのワード線ＷＬＢをＡポートが選択状態であることを示すポート設定信号ＲＤＸＡに基づき活性化する。併せて、Ｂポートのビット線をプリチャージする。クロック信号の遅延差に関係なくワード線ＷＬＡが活性化している期間にワード線ＷＬＢを活性化させ、且つ、ＡポートのアクセストランジスタのＶｄｓを一定値に保つことで同時アクセス動作時の状態を再現している。
【選択図】図１

Description

本発明は、複数ポートからアクセス可能なマルチポートＲＡＭマクロが搭載された半導体集積回路装置に関し、特に該ＲＡＭマクロに対して適切な規格でテストされるようにテスト条件が設定可能なテスト回路を内蔵した半導体集積回路装置に関するものである。
複数ポートからアクセス可能なマルチポートＲＡＭマクロは、メモリセルに対してそれぞれのポートから独立にアクセスすることができる。各々のポートは非同期動作であり、あるポートからメモリセルに対してデータを読み出し動作を行っている一方で、別のポートから同一のメモリセルに対してアクセスされることもある。以降、これを複数ポートからの同一メモリセルに対する同時アクセス動作と称する。
８トランジスタを用いたデュアルポートＲＡＭにおいて、同一メモリセルに対する同時アクセス動作に関して説明する。図７は、デュアルポートＲＡＭのメモリセル回路図である。デュアルポートＲＡＭのメモリセルＭ１は、ＭＮ１及びＭＮ２の２つのドライバトランジスタ、ＭＰ１及びＭＰ２の２つのロードトランジスタで構成されている。また、ＭＮ３、ＭＮ４、ＭＮ５及びＭＮ６は各ポートからメモリセルＭ１に対するアクセスを切り替えるためのアクセストランジスタである。
このようなデュアルポートＲＡＭにおいて、メモリセルＭ１が“０”データを保持しているとき（ＮＯＤＥ１が“Ｌ”レベル、ＮＯＤＥ２が“Ｈ”レベル）、Ａポート及びＢポートからの同一メモリセルに対する同時アクセス動作について説明する。
Ａポートからデータを読み出す場合には、ワード線ＷＬＡがアクティブレベルになりアクセストランジスタＭＮ３、ＭＮ４がオンする。ＮＯＤＥ２が“Ｈ”レベルである場合には、ドライバトランジスタＭＮ２がオンして、破線に沿って電源電圧にプリチャージされていたビット線ＤＴＡの電荷が引き抜かれる。このときＢポートからメモリセルＭ１へのアクセスがあると、Ｂポートのワード線ＷＬＢがアクティブレベルとなり、ＢポートのアクセストランジスタＭＮ５、ＭＮ６がオンする。プリチャージされていたビット線ＤＴＢの電荷もビット線ＤＴＡの電荷と同様に引き抜かれるが、ＭＮ３とＭＮ５が同時にオンすることにより、ＭＮ３とＭＮ５のいずれか一方がオンした場合と比較してＮＯＤＥ１の電位レベルが上がる。ＮＯＤＥ１の電位レベルが上がることにより、アクセストランジスタＭＮ３及びＭＮ５のドレイン・ソース電圧Ｖｄｓが下がり、その結果、ビット線ＤＴＡの電荷を引き抜く速度が遅くなってしまう。したがって、設定されたサイクル内では十分な読み出し時間を確保することができず、データ読み出しが不確実になってしまう。
一方、上述のような同一サイクルにおいて同一ロウアドレスが選択された場合においてもデータ読み出しを確実に行う方法が特許文献１に記載されている。図９は特許文献１に記載されたデュアルポートＲＡＭである。このデュアルポートＲＡＭは、複数ポートからのアクセスにより同一ロウアドレスが選択される場合において、一方のポートの制御回路１１６ａがメモリアクセスのために出力する制御信号ＲＰを他方のポートの制御回路１０６ａにも送信し、他方のポートに対するアクセストランジスタを同時に活性化させないように他方のポートの制御に遅延を生じさせるものである。このように異なるポートの活性化信号の出力タイミングを制御する方法が特許文献１に記載されている。
特開２００６−１３４３７９号公報
しかしながら、異なるポートの活性化信号の出力タイミングを制御して、読み出し動作において確実にデータ読み出せるまで書き込み動作を遅らせるため、サイクルタイムが悪化してしまうという問題点がある。
サイクルタイムの悪化を避けるため上述のような活性化信号の出力タイミング制御を行わない場合には、複数のポートから同一メモリセルに対する同時アクセス動作時にもＲＡＭマクロが正常動作するために電源電圧を高く設定することが必要とされる。
同時アクセス動作が行われたときに必要な電源電圧は、ポート間の遅延差に対して図８に示すような特性を有する。図８において、横軸はポート間の遅延差、縦軸は正常動作を行うために必要な電源電圧を表す。ここで、遅延値０はＡポートからのアクセスされる期間とＢポートとからのアクセスされる期間とがまったく同一であることを表し、遅延値０より左は、例えば、Ａポートのアクセスに対してＢポートのアクセスが先行している場合、遅延値０より右はＡポートのアクセスに対してＢポートのアクセスが遅延している場合を表す。図８に示すように、ＡポートおよびＢポートからアクセスされる期間が同一である場合に最も高い電源電圧を必要とすることがわかる。
したがって、このような電源電圧を保証するためには、マルチポートＲＡＭマクロのテストにおいて複数のポートからアクセスされる期間がまったく同一であるような状況を再現しなければならない。ところが、各ポートに供給されるクロック信号はその信号間に遅延差があり、それぞれのポートに供給されるクロック信号を完全に同時に動作させることは困難である。また、各ポートのワード線はそのようなクロック信号に応じて活性化されるものであるから、複数のポートのワード線がアクティブレベルとなる期間を一致させることは不可能である。また、複数のポートのワード線がアクティブレベルとなる期間を最も重なるように設定することも難しい。
図８に示すような電源電圧の特性を踏まえて、テスト時の電源電圧規格を補正することも可能である。例えば、図８に示すように、各ポート間の遅延量の差がａであると仮定して、電源電圧をｂだけ高く設定することで、最悪条件の電源電圧規格を設定することができる。しかし、ポート間スキューがｃ’であるときには最悪条件に近いところで測定しているため、本来であれば補正をする電圧は少ないはずであるが、テスト時には実際の遅延量が不明であるため遅延量ａ’と仮定してｂ’分だけ高い電源電圧規格を設定すると、過剰な電源電圧を保証していることになってしまう。
本発明による半導体集積回路は、複数のポートからアクセス可能な複数のメモリセルを有するメモリブロックと、第１のワード線制御信号に応じて複数のポートのうち第１のポートのワード線を活性化する第１のワード線制御回路と、第１のポートのビット線のプリチャージ制御を行う第１のプリチャージ制御回路と、第２のワード線制御信号に応じて複数のポートのうち第２のポートのワード線を活性化する第２のワード線制御回路と、第２のポートのビット線のプリチャージ制御を行う第２のプリチャージ制御回路とを備えたＲＡＭマクロと、テストモード信号に応じて第１および第２のポートそれぞれに対して選択状態か非選択状態かを設定し、且つ、第１および第２のいずれか一方を選択状態とし他方を非選択状態と設定する第１および第２のポート設定信号を生成するテスト設定回路と、第１のポート設定信号に基づき第１のポートが選択状態と設定されるときには外部から供給されるクロック信号を、非選択状態と設定されるときには第１のテスト制御信号を第１のワード線制御信号として第１のワード線制御回路に供給する第１の選択回路と、第２のポート設定信号に基づき第２のポートを選択状態と設定するときにはクロック信号を、非選択状態と設定するときには第２のテスト制御信号を第２のワード線制御信号として第２のワード線制御回路に供給する第２の選択回路とを備えるテスト回路とを有し、第１および第２のプリチャージ制御回路は、それぞれ第１および第２のポート設定信号に基づき第１および第２のポートそれぞれが非選択状態と設定されるときに非選択状態と設定されたポートのビット線のプリチャージを行っている。
本発明では、ポート設定信号によって選択状態と設定されたポートに対して通常動作と同様にクロック信号が供給され、選択状態と設定されたポートはこのクロック信号に基づいてワード線を活性化する。一方、非選択状態と設定されたポートに対してはテスト制御信号に基づいてワード線を活性化する。したがって、ポート間のクロック信号の遅延量を考慮することなく、選択状態に設定されたポートのワード線が活性化している期間に非選択状態に設定されたポートのワード線を活性化することができる。また、非選択状態と設定されたポートのビット線をプリチャージすることによって、選択状態と設定されたポートのワード線が活性化されたときのアクセストランジスタのドレイン・ソース電圧を最小にしている。かくして、選択状態と設定されたポートがデータを読み出す動作にとって最も高い電源電圧が必要になる条件を再現している。
本発明の半導体集積回路によれば、マルチポートＲＡＭマクロの動作に対して最も高い電源電圧が必要になる条件を再現することができ、適切な電源規格でマルチポートＲＡＭマクロのテストをすることが可能となる。
以下、図面を参照しながら本発明の実施形態について説明する。ここでは、ＲＡＭマクロ２がＡポートおよびＢポートからアクセス可能なデュアルポートＲＡＭマクロであるとして説明するが、３つ以上のポートを備えるマルチポートＲＡＭマクロである場合も同様である。また、メモリセルアレイ内のワード線やビット線の数は以降の実施形態に示す数に限るものではない。
図１は、本発明の第１の実施形態に係るＲＡＭマクロ２およびそのテスト回路２０が搭載された半導体集積回路１を示す図である。本発明の第１の実施形態によれば、半導体集積回路１はＲＡＭマクロ２、ＲＡＭマクロ２をテストするためのＢＩＳＴ(Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ)回路２０を有する。
ＢＩＳＴ回路２０は、アドレスパタン生成回路２１、同時アクセス動作テスト設定回路２２およびセレクタＭＣＡ２４、ＭＣＢ２５を有する。
アドレスパタン生成回路２１は各ポートのテスト用アドレス信号を生成し、同時アクセス動作テスト時にはすべてのポートが同一メモリセルをアクセスするようにテスト用アドレス信号を生成する。
同時アクセス動作テスト設定回路２２は、データを読み出すべきポートを選択し設定するためのポート設定信号ＲＤＸＡ、ＲＤＸＢ生成し、同時アクセス動作テスト時にポート設定信号ＲＤＸＡ／ＲＤＸＢのいずれか一方のみを選択されたことを示す“Ｈ”レベルに設定する。セレクタ２３は、Ｂポートに対して、通常動作時には外部から供給されるＢポート用のユーザークロック信号ＢＣＬＫを、同時アクセス動作テスト時には外部から供給されるＡポート用のユーザークロック信号ＡＣＬＫをクロック信号として供給する。
セレクタＭＣＡ２４は、ポート設定信号ＲＤＸＡが“Ｈ”レベルであるとき、すなわち、Ａポートがデータを読み出すべきポートとして指定された場合にはクロック信号ＣＬＫＡを、ポート設定信号ＲＤＸＡが“Ｌ”レベルであるとき、すなわち、Ｂポートがデータを読み出すべきポートとして指定された場合にはポート設定信号ＲＤＸＢを、内部クロック信号ＩＣＬＡとして選択し出力する。同様に、セレクタＭＣＢ２５は、ポート設定信号ＲＤＸＢが“Ｈ”レベルであるとき、すなわち、Ｂポートがデータを読み出すべきポートとして指定された場合にはクロック信号ＢＣＬＫを、ポート設定信号ＲＤＸＢが“Ｌ”レベルであるとき、すなわち、Ａポートがデータを読み出すべきポートとして指定された場合にはポート設定信号ＲＤＸＡを、内部クロック信号ＩＣＬＢとして選択し出力する。
なお、図示していないが、アドレスパタン発生回路２１はテスト時にセレクタ２３によって選択されるユーザークロック信号ＡＣＬＫに応じてテスト用アドレス信号を出力し、同時アクセス動作テスト設定回路２２もユーザークロック信号ＡＣＬＫに同期して出力される。
ＲＡＭマクロ２は、メモリセルアレイ３、各ポート用に供給されたアドレス信号をデコードするアドレスデコーダ４、メモリセルに接続された各ポートのビット線をプリチャージするプリチャージ回路５及び６、ＮＡＮＤ回路７〜１０、インバータ回路１１〜１４、及びプリチャージ制御信号生成回路１５及び１６を備える。
ＮＡＮＤ回路７及びインバータ回路１１並びにＮＡＮＤ回路９及びインバータ回路１３はそれぞれ、ロウアドレス信号ＸＡ／ＸＢおよび内部クロック信号ＩＣＬＡ／ＩＣＬＢに基づき各ポートのワード線ＷＬＡ／ＷＬＢを活性化するためのワード線活性化信号を生成する。つまり、データを読み出すべきポートとして選択された選択ポートに対してはクロック信号に基づきワード線を活性化し、非選択ポートに対しては選択ポートが選択されていることを示すポート設定信号に基づきワード線を活性化する。すなわち、選択ポートが選択されていることを示す期間は非選択ポートのワード線は活性化していることとなり、同一メモリセルへの同時アクセス動作が再現できる。しかも、非選択ポートにはクロック信号が供給されていないため、各ポート間のクロック信号による遅延差（スキュー）を考慮する必要がなくなる。
プリチャージ制御信号生成回路ＴＥＳＴＡ１５およびＴＥＳＴＢ１６は、それぞれポート設定信号ＲＤＸＡおよびＲＤＸＢをプリチャージ制御信号ＩＴＡＢ／ＩＴＢＢとして出力するバッファと同等の機能を有する。ＮＡＮＤ回路８及びインバータ回路１２並びにＮＡＮＤ回路１０及びインバータ回路１４はそれぞれ、カラムアドレス信号ＹＡ／ＹＢ、内部クロック信号ＩＣＬＡ／ＩＣＬＢおよびプリチャージ制御信号ＩＴＡＢ／ＩＴＢＢに基づきプリチャージ活性化信号ＰＣＡ／ＰＣＢを生成する。
次に、本発明の第１の実施の形態によるＲＡＭマクロ２およびテスト回路２０の動作について図２を参照して説明する。期間Ｔ５１はＡポートの読み出し動作に対してＢポートから同時にアクセスがあった場合、期間Ｔ５２はＢポートの読み出し動作に対してＡポートから同時にアクセスがあった場合である。
同時アクセス動作テストを指示するテストモード信号ＴＥＳＴ(非図示)が入力されると、アドレス生成回路２１が、Ａ／Ｂポートのそれぞれが同一メモリセルを選択するようなアドレス信号ＡＡ［０：ａ］およびＡＢ［０：ａ］を生成する。デコーダ回路４は該アドレス信号をデコードしロウアドレス信号ＸＡ／ＸＢ及びカラムアドレス信号ＹＡ／ＹＢを生成する。また、ポート選択回路２２は、いずれか一方が“Ｈ”レベルであるポート設定信号ＲＤＸＡおよびＲＤＸＢが生成する。期間Ｔ５１ではＡポートが読み出し動作を行うと指定されポート設定信号ＲＤＸＡが“Ｈ”レベルとなる。“Ｈ”レベルとなったポート設定信号ＲＤＸＡを受けて、セレクタ２３はユーザークロック信号ＡＣＬＫをクロック信号ＣＬＫＢとして出力し、セレクタＭＣＡは内部クロック信号ＩＣＬＡとしてユーザークロック信号ＡＣＬＫを出力する。Ａポートのワード線ＷＬＡは内部クロック信号ＩＣＬＡに基づき“Ｌ”レベルから“Ｈ”レベルになる。また、プリチャージ活性化信号ＰＣＡは、“Ｈ”レベルとなったカラムアドレス信号ＹＡ、内部クロック信号ＩＣＬＡおよびプリチャージ制御信号ＩＴＢＢに基づいて“Ｈ”レベルに変化する。この結果、Ａポートのビット線ＤＴＡ／ＤＢＡにはメモリセルから読み出されたデータが微小信号として伝播される。
一方、内部クロック信号ＩＣＬＢは、“Ｈ”レベルのポート設定信号ＲＤＸＡを受けて“Ｈ”レベルに変化する。そして、Ｂポートのワード線ＷＬＢが“Ｈ”レベルの内部クロック信号ＩＣＬＢを受けて“Ｌ”レベルから“Ｈ”レベルになる。また、プリチャージ制御信号ＩＴＡＢは“Ｌ”レベルのポート設定信号ＲＤＸＢを受けて“Ｌ”レベルになり、プリチャージ活性化信号ＰＣＢが“Ｈ”レベルとなる。その結果、Ｂポートのビット線ＤＴＢ／ＤＢＢは電源電圧にプリチャージされた状態が保たれる。
このように、Ａポートのワード線ＷＬＡがクロック信号に応じて活性化しているのに対して、Ｂポートのワード線ＷＬＢはクロック信号ではないポート設定信号に応じて活性化しているので、ポート間のクロック信号による遅延差（スキュー）を考慮する必要がない。したがって、選択されているＡポートのワード線ＷＬＡが活性化する期間において、選択されなかったＢポートのワード線ＷＬＢを活性化させることができ、Ａポートの読み出し動作に対してＢポートから同時にアクセスがある状態を再現することができる。
ところで、図２によれば、Ａポートのワード線よりも先にＢポートのワード線が活性化されており、ＡおよびＢポートのアクセス期間が完全に同一ではない。しかし、本発明では、非選択ポートにおいて、ワード線を活性化する一方でビット線をプリチャージ状態に保つことで最悪条件を再現している。すなわち、図３に示すように、選択ポートをＡポート、非選択ポートをＢポートとして、非選択ポートのワード線ＷＬＢを選択ポートのワード線ＷＬＡに先行して活性化すると、選択ポートのビット線ＤＴＡの電荷が引き抜かれる前に非選択ポートのビット線ＤＴＢの電荷が引き抜かれその電位が下がる。ビット線ＤＴＢの電位が下がると内部接点ＮＯＤＥ１のレベルが下がる（メモリセルの構成については図７参照）。この後、Ａポートのワード線ＷＬＡが活性化されたとしても、アクセストランジスタＭＮ３のドレイン−ソース間電圧Ｖｄｓは大きい状態で保たれているので、ビット線ＤＴＡの電荷引き抜き速度は速くなってしまう。しかしながら、ＡポートとＢポートのアクセス期間が完全に同一である場合は、前述のようにＡポートのアクセストランジスタＭＮ３のＶｄｓが下がりビット線ＤＴＡからのデータ読み出しが遅くなってしまうような状態である。そこで、図４に示すように、ＡポートのアクセストランジスタＭＮ３のＶｄｓが一定値を保つように、Ｂポートのビット線をプリチャージ状態に設定している。かくして、選択されなかったＢポートのビット線をプリチャージすることによって、非選択ポートのワード線を選択ポートのワード線に先行して活性化された場合にも同時アクセス動作による最悪条件を再現できるようにしている。
なお、図２において、期間Ｔ５２はＢポートを選択ポートとした場合の動作である。動作はＡポートおよびＢポートのそれぞれに対応する信号を入れ替えた動作となるため、詳細な説明は省略する。
次に、本発明の第２の実施形態に係るＲＡＭマクロ２ａおよびそのテスト回路が搭載された半導体集積回路１ａについて図５および図６を参照して説明する。
図５に示すように、本発明の第２の実施形態は、前述した第１の実施形態と比較して、ＢＩＳＴ回路３０にクロック信号ＥＣＬＫが供給されていること、セレクタ３３および３４が設けられポート設定信号ＲＤＸＡ／ＲＤＸＢに応じてユーザークロック信号ＡＣＬＫ／ＢＣＬＫもしくはクロック信号ＥＣＬＫのいずれかがクロック信号ＣＬＫＡ／ＣＬＫＢとしてＲＡＭマクロ２ａに供給される点で異なる。また、クロック信号ＣＬＫＡ／ＣＬＫＢはそれぞれバッファ１９−１および１９−２を介して内部クロック信号ＩＣＬＡ／ＩＣＬＢに供給され、内部クロック信号ＩＣＬＡ／ＩＣＬＢをＢＩＳＴ回路３０から供給されたクロック信号ＣＬＫＡ／ＣＬＫＢより生成する点で異なる。他の構成要素は図１と同一の構成要素と同一であり、同一の参照番号で示しその説明を省略する。
クロック信号ＥＣＬＫは、ユーザークロック信号ＡＣＬＫ／ＢＣＬＫとは異なるデューティ比を有するクロック信号であり、ユーザークロック信号ＡＣＬＫ／ＢＣＬＫに比べて“Ｈ”レベルである期間が長い。このクロック信号ＥＣＬＫがポート設定信号によって決定された非選択ポートにクロック信号として供給され、クロック信号ＥＣＬＫに基づき内部クロック信号が生成される。
本発明の第２の実施形態に係るＲＡＭマクロ２ａおよびテスト回路３０の動作について図６を参照して説明する。
図６は、図２と同様に期間Ｔ６１においてＡポートを選択ポートとした動作、期間Ｔ６２においてＢポートを選択ポートとした動作である。期間Ｔ６１において、Ａポートの動作については、図２で説明した期間Ｔ５１の動作と同様であるのでその説明を省略する。
セレクタ３４はＡポートが選択されたことを示すポート設定信号ＲＤＸＡが“Ｈ”レベルになったことを受けて、クロック信号ＥＣＬＫを内部クロック信号ＣＬＫＢとして出力する。Ｂポートのワード線ＷＬＢはこの内部クロック信号ＣＬＫＢに基づき“Ｈ”レベルとなる。一方、Ａポートのワード線ＷＬＡはユーザークロック信号ＡＣＬＫに基づく内部クロック信号ＩＣＬＡによって“Ｈ”レベルとなる期間が決定される。クロック信号ＥＣＬＫはユーザークロック信号ＡＣＬＫに比べて“Ｈ”レベルである期間が長いため、ワード線ＷＬＢはワード線ＷＬＡが活性化されている期間を含めて活性化される。また、Ｂポートのビット線ＤＴＢ／ＤＢＢは、“Ｌ”レベルであるポート設定信号ＲＤＸＢを受けて“Ｌ”レベルとなるプリチャージ制御信号ＩＴＡＢに基づきプリチャージ状態が保たれる。かくして、同時アクセス動作の状態が再現される。
本発明の第２の実施形態では、テストクロック信号ＥＣＬＫを直接入力し選択することにより、ＲＡＭマクロ内部に内部クロック信号のための制御回路が不要となる。その結果、ＲＡＭマクロの面積削減が可能となる。また、ＢＩＳＴ回路は、複数のマクロを同時に制御することが可能であり、ＢＩＳＴ回路を複数備える必要がなくなり面積増加を抑えることが可能となる。したがって、チップ全体の面積を削減することが可能となる。
上述のように、本発明によれば、クロック端子間遅延に関係なく読み出し時の最悪状態を再現することが可能となるため、チップをテストする際に適切な規格が設定可能となり、テスト品質を向上させることができる。
本発明の第一の実施形態に係る半導体集積回路のブロック図である。 図１に示す半導体集積回路の動作波形図である。 デュアルポートＲＡＭマクロの同時アクセス動作時に非選択ポートのビット線をプリチャージしなかった場合の動作波形図である。 デュアルポートＲＡＭマクロの同時アクセス動作時に非選択ポートのビット線をプリチャージした場合の動作波形図である。 本発明の第二の実施形態に係る半導体集積回路のブロック図である。 図５に示す半導体集積回路の動作波形図である。 デュアルポートＲＡＭのメモリセル回路図である。 デュアルポートＲＡＭの同時アクセス動作時のポート間の遅延差に対する電源電圧のイメージ図である。 従来のデュアルポートＲＡＭのブロック図である。
符号の説明
１ 半導体集積回路
２、２ａ ＲＡＭマクロ
３ メモリセルブロック
４ アドレスデコーダ
プリチャージ回路
７、８、９、１０ ＮＡＮＤ回路
１１、１２、１３、１４ インバータ回路
１５、１６、２３、３３、３４ セレクタ
１７、１８ プリチャージ制御信号生成回路
２０、３０ ＢＩＳＴ回路
２１ アドレスパタン発生回路
２２ 同時アクセス動作テスト設定回路

Claims (7)

  1. 複数のポートからアクセス可能な複数のメモリセルを有するメモリブロックと、第１のワード線制御信号に応じて前記複数のポートのうち第１のポートのワード線を活性化する第１のワード線制御回路と、前記第１のポートのビット線のプリチャージ制御を行う第１のプリチャージ制御回路と、第２のワード線制御信号に応じて前記複数のポートのうち第２のポートのワード線を活性化する第２のワード線制御回路と、前記第２のポートのビット線のプリチャージ制御を行う第２のプリチャージ制御回路とを備えたＲＡＭマクロと、
    テストモード信号に応じて前記第１および第２のポートそれぞれに対して選択状態か非選択状態かを設定し、且つ、前記第１および第２のいずれか一方を選択状態とし他方を非選択状態と設定する第１および第２のポート設定信号を生成するテスト設定回路と、前記第１のポート設定信号に基づき前記第１のポートが選択状態と設定されるときには外部から供給されるクロック信号を、非選択状態と設定されるときには第１のテスト制御信号を前記第１のワード線制御信号として前記第１のワード線制御回路に供給する第１の選択回路と、前記第２のポート設定信号に基づき前記第２のポートを選択状態と設定するときには前記クロック信号を、非選択状態と設定するときには第２のテスト制御信号を前記第２のワード線制御信号として前記第２のワード線制御回路に供給する第２の選択回路とを備えるテスト回路とを有し、
    前記第１および第２のプリチャージ制御回路は、それぞれ前記第１および第２のポート設定信号に基づき前記第１および第２のポートそれぞれが非選択状態と設定されるときに非選択状態と設定されたポートのビット線のプリチャージを行うことを特徴とする半導体集積回路。
  2. 前記第１のポートが選択状態と設定され前記第２のポートが非選択状態と設定されるとき、前記第２のワード線制御回路が前記第２のテスト制御信号に基づき前記第２のポートのワード線を活性化する期間は、前記第１のワード線制御回路が前記クロック信号に基づき前記第１のポートのワード線を活性化する期間を含むことを特徴とする請求項１記載の半導体集積回路。
  3. 前記第１のポートが選択状態と設定され前記第２のポートが非選択状態と設定されるとき、前記第２のプリチャージ制御回路は、前記第１のポートを介して前記メモリブロックにアクセスして前記第１のポートのビット線にデータが現れてから前記データをセンスアンプにて増幅するまでの期間において前記第２のポートのビット線をプリチャージすることを特徴とする請求項１記載の半導体集積回路。
  4. 前記第１のテスト制御信号は前記第２のポート設定信号であり、前記第２のテスト制御信号は前記第１のポート設定信号であることを特徴とする請求項１記載の半導体集積回路。
  5. 前記第１および第２のテスト制御信号は外部から供給されるテストクロック信号であることを特徴とする請求項１記載の半導体集積回路。
  6. 前記テストクロック信号のデューティ比は前記クロック信号のデューティ比とは異なることを特徴する請求項５記載の半導体集積回路。
  7. 前記テスト回路は、前記複数のポートそれぞれにアドレス信号を供給するアドレス信号生成回路を有し、前記アドレス信号生成回路は前記テストモード信号に応じて前記複数のポートに対して同一のメモリセルをアクセスするためのアドレス信号を生成することを特徴とする請求項１乃至６のいずれか一に記載の半導体集積回路。
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