JPH01162299A - マルチポートメモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチポートメモリの試験装置に係り、特に
２以上のポート各々に相異なるメモリアドレスを連続的
に与え、それらポート各々より同時に書込、読出を行な
うことで、マルチポートメモリに対する試験が速やかに
行なわれるように構成されたマルチポートメモリ試験装
置に関するものである。

〔従来の技術〕

マルチポートメモリは一般に２以上の、相互に独立して
アクセス可とされた入出力部（ポート）を有しているが
、第４図は２ポートメモリの概要構成を示したものであ
る。これによると２ボーＩ〜メモリ３では内部メモリセ
ル３４はＡポート、Ｂポートによって共有されており、
Ａポート、Ｂポートより同時にアクセス可能となってい
る。即ち、Ａポート、Ｂポートは各々独立して書込、読
出動作を行なうべくアドレスデコーダ３１Ａ、３１Ｂや
コントロールロジェック３２Ａ、３２Ｂ、データバッフ
ァ３３Ａ、３３Ｂなどから構成されたものとなっている
。

ところで、この種のメモリの試験に関してはこれまでに
特開昭６１−２８００９９号公報に記載されたものが知
られている。２ポートメモリのポート各々にユニット（
コンピュータ）を接続したうえ、これらユニット間で試
験データを送受し合うことによって、データ内容が正常
であるか否かが判定されるようになっている。一方、メ
モリテスタによる場合は以下のようにして試験が行なわ
れるようになっている。

即ち、メモリセル数Ｎが４の２ポートメモリについての
試験動作を第５図により説明すれば、先ずＡポートより
初期設定としてアドレス０〜３（ＡＯ〜Ａ３）には“０
″が書込される。この後アドレスＡＯ〜Ａ３各々につい
て“０”が読み出されたうえｌ（Ｉ　ＩＩが書き込まれ
るようになっている。更にその後はアドレスＡ３〜ＡＯ
各々について１１１”が読み出されたうえ“０″が書き
込まれるようになっている。図中（（ＯＲＴｌ、“ＩＲ
”はそれぞれメモリセルより１１０　＃＃　　“１”を
読み出すことを、また、ＯＷ”、”ｌＷ”はそれぞれメ
モリセルに“ＯＩＩ、′１”を書き込むことを意味して
いるものである。このような動作は“Ｏ”、ｉｇ　１７
１が反転された、いわゆる裏パターンについても同様に
して行なわれるが、このようにしてＡポートについての
試験が終了した後は、Ｂポートに対してもＡポート同様
試験が行なわれていたものである。

したがって、以上のテストパターン（マーチングパター
ン）による場合は、Ａポート、Ｂポート各々からの初期
設定にＮサイクル、Ａポート、Ｂポート各々からの読出
書込に８Ｎサイクル要されることから、裏パターンをも
考慮した場合２ポートメモリを試験するのに計２ＯＮサ
イクル要していたものである。

〔発明が解決しようとする問題点〕

特開昭６１−２８００９９号公報による場合、片ポート
から書込されたデータを他方のポートより読み出し、そ
れが正常であれば逆方向から同様に書込。

読出を行なうことをアドレス更新の度に行なっているこ
とから、試験時に２ポートメモリの特徴である２ポート
からの同時動作機能が有効に活かされておらず、また、
読出や比較判定、書込はコンピュータによっているため
、メモリは試験中常時連続的にアクセスされておらず試
験の高速化が図れないという不具合がある。一方、メモ
リテスタによる場合には、メモリの試験中常時連続的に
何等かのアクセスは行なわれているものの、上記公報に
よる場合と同様に同時動作機能が有効に活かされていな
く、メモリに対する試験を高速に行ない得ないという不
具合がある。

本発明の目的は、常時連続的に相異なる２以上のアドレ
スで同時にメモリをアクセスすることで、メモリに対す
る試験が高速に行なわれるを可としたマルチポートメモ
リ試験装置を供するにある。

〔問題点を解決するための手段〕

以上目的は、読出／書込制御データ、アドレスデータ、
書込データおよび期待値データよりなる所定のテストパ
ターンを連続的に発生するテストパターン発生手段と、
テストパターンに含まれるデータのうち、少なくともア
ドレスデータを他ポート用に相異なるアドレスデータに
変換するアドレス変換手段と、ポート各々より読み出さ
れたデータをポート対応の期待値データと比較する判定
手段と、判定結果を読出アドレスデータにもとづきポー
ト対応に格納する記憶手段とから構成することで達成さ
れる。

〔作用〕

要は、アドレス変換手段によりマルチポートメモリにお
けるポート各々に相異なるアドレスデータを連続的に入
力せしめ、メモリをそれらポートより同時にアクセスし
ようというものである。したがって、アクセスが連続的
に行なわれ、しかも同時動作機能が活かされることから
、メモリに対する試験が極めて短時間で済されることに
なるものである。

〔実施例〕

以下、本発明を２ポートメモリに例を採って第１図から
第３図により説明する。

先ず本発明に係る２ポートメモリ試験装置について説明
すれば、第１図はその概要構成を被試験対象としての２
ポートメモリとともに示したものである。これによる場
合テストパターン発生器１からは書込データ・アドレス
データ６、読出／書込制御データ７および期待値データ
８よりなるテストパターンが所定に連続的に発生される
が、このうち書込データ・アドレスデータ６はアドレス
交換器２で少なくともアドレスデータが他のアドレスデ
ータとなるべく変換される（例えば反転機能による）よ
うになっている。これにより２ポートメモリ３における
Ａポート、Ｂポート各々には相異なるアドレスデータを
含む書込データ・アドレスデータ６Ａ、６Ｂが入力せし
められるものである。また、読出／書込制御データ７は
Ａポート、Ｂポートに共通に入力せしめられることから
、Ａポート、Ｂポートからは、相異なるアドレスに同時
にデータが書込され、また、相異なるアドレスより同時
にデータが読出されることが可能になるものである。Ａ
ポート、Ｂポートより同時に読出された読出データ９Ａ
、９Ｂはポート対応の期待値データ８Ａ、８Ｂと判定器
４で比較され、比較判定結果１０Ａ、ＩＯＢはその際で
の読出アドレスデータを書込アドレスデータＩＩＡ、Ｉ
ＩＢとしてフェイルメモリ５Ａ、５Ｂに書込されるとこ
ろとなるものである。試験終了後フェイルメモリ５Ａ、
５Ｂに書込された内容を読み出すことによっては、アド
レス対応の比較判定結果が得られるものである。尤も何
れかのアドレスで不良に係る比較判定結果が得られた時
点でその旨のフラグをセットする場合は、メモリ容量少
なくして比較判定結果が得られることになる。２ポート
メモリ３がＬＳＩとして構成されている場合には、何等
かの不良に係る比較判定結果が得られたことを以て全体
としての判定結果を不良として判定し得るわけである。

さて、以上のように構成された試験装置による試験方法
について具体的に説明すれば以下のようである。

即ち、メモリセル数Ｎが４であるとして、また、アドレ
ス変換器２でアドレスデータおよび書込データが反転さ
れるとすれば、アドレス変換器２へのアドレスデータが
ＡＯからＡｌ、Ａ２．Ａ３へといった順に更新された場
合、アドレス変換器２からはＡ３．Ａ２．Ａｌ、ＡＯと
いった順に逆方向に更新されたものとしてアドレスデー
タが得られることになる。したがって、メモリセル数Ｎ
が偶数であるとすれば、Ａポート、Ｂポートからは相異
なるアドレスに対して同時に書込、読出が可能となるも
のである。第２図は一例での試験動作を示すが、Ａポー
ト、Ｂポートからは同時にデータが書込され、また、同
時にデータが読出されていることが判る。読出されたデ
ータは判定器４でポート対応の期待値８Ａ、８Ｂと比較
され、比較判定結果はフェイルメモリ５Ａ、５Ｂに格納
されるところとなるものである。

したがって、以上のようにして裏パターンについても２
ポートメモリを試験する場合には、試験に計９Ｎサイク
ル必要となり、これまでの試験方法に比し大幅に時間少
なくして２ポートメモリを試験し得ることになる。

第３図はまた本発明に係る他の例での試験動作を示すが
、本例では書込データはアドレス変換器２で何等反転さ
れることなく、そのままＢポートに書込データとして与
えられること以外は先の例に同様となっている。即ち、
Ａポート、Ｂポートへの書込データばかりか、ポート対
応の期待値８Ａ、８Ｂも同一で済まされるものである。

本例でのものでも計９Ｎサイクル要され、２ポートメモ
リは速やかに試験され得るものである。

ここで、アドレス変換器について説明を補足すれば、ア
ドレスデータの変換においてはポート各々へのアドレス
データが相異なるべく変換されれば十分であり、必ずし
も反転機能によるアドレス変換には限定されない。オフ
セット値との間でアドレスデータを加減算することでも
、アドレスデータは容易に他のものに変換されることに
なる。

以上本発明を２ポートメモリについて説明したが、要は
ポート各々へのアドレスデータが相異なるべく適当に発
生されればよいことから、以上述べた試験方法は２ポー
トメモリにのみ限定されないことは明らかである。

〔発明の効果〕

以上説明したように本発明によれば、ポート各々からは
常時連続的に相異なる２以上のアドレスで同時にメモリ
をアクセスし得ることから、メモリに対する試験が時間
少なくして済まされるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係る２ポートメモリ試験装置の概要
構成を被試験対象としての２ポートメモリとともに示す
図、第２図、第３図は、それぞれその装置による試験方
法を示す図、第４図は、２ポートメモリの概要構成を示
す図、第５図は、従来技術に係る試験方法を示す図であ
る。 １・・・テストパターン発生器、２・・・アドレス変換
器、３・・・２ポートメモリ、４・・・判定器、５・・
・フェイルメモリ。 代理人弁理士　　秋　　本　　正　　実第１図 第４図

Claims (1)

【特許請求の範囲】
1. １、メモリがポート各々より同時、かつ独立にアクセス
   可能とされたマルチポートメモリに対する試験装置であ
   って、読出／書込制御データ、アドレスデータ、書込デ
   ータおよび期待値データよりなる所定のテストパターン
   を連続的に発生するテストパターン発生手段と、テスト
   パターンに含まれるデータのうち、少なくともアドレス
   データを他ポート用に相異なるアドレスデータに変換す
   るアドレス変換手段と、ポート各々より読み出されたデ
   ータをポート対応の期待値データと比較する判定手段と
   、判定結果を読出アドレスデータにもとづきポート対応
   に格納する記憶手段とからなる構成を特徴とするマルチ
   ポートメモリ試験装置。