JPS593966A - 半導体記憶装置試験方法 - Google Patents
半導体記憶装置試験方法Info
- Publication number
- JPS593966A JPS593966A JP57112055A JP11205582A JPS593966A JP S593966 A JPS593966 A JP S593966A JP 57112055 A JP57112055 A JP 57112055A JP 11205582 A JP11205582 A JP 11205582A JP S593966 A JPS593966 A JP S593966A
- Authority
- JP
- Japan
- Prior art keywords
- address
- test
- memory
- testing
- storage device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置の試験方法、特に短時間で
大容量メモリの機能試験？効率よく行える半導体記憶装
置試験方法に関する。
大容量メモリの機能試験？効率よく行える半導体記憶装
置試験方法に関する。
従来の半導体記憶装置試験方法？第１図に示す。同図に
おいて、１１は試験装置、１２はピンボード・マトリク
ス、１３は被試験用記憶装置、１４は行デコーダ、ノ５
は列デコーダである０そして、試験装置ｌｌ側のアドレ
ス端子と記憶装置１３側のアドレス端子との対応？ピン
ボードマトリクスノ２にエリ１対１に対応させている。
おいて、１１は試験装置、１２はピンボード・マトリク
ス、１３は被試験用記憶装置、１４は行デコーダ、ノ５
は列デコーダである０そして、試験装置ｌｌ側のアドレ
ス端子と記憶装置１３側のアドレス端子との対応？ピン
ボードマトリクスノ２にエリ１対１に対応させている。
この場合に、試験装！１７ｔ１１側のアドレス端子と記
憶装置１３側のアドレス端子は通常のビット順に接続さ
せるのではなく、試験装置１１のアドレス端子？そのま
まにし′Ｃ記憶装置１３のアドレス端子紫順次、行アド
レス用のアドレス端子、列アドレス用のアドレス端子、
行アドレス用のアドレス端子、列アドレス用のアドレス
端子、・・・どなるように配列して両者のへ子？接続さ
せている。このような試験装置１１側アドレス端子と記
憶装（ｔ１３側アドレス端子との対応は第３図（Ａ）に
示しておく。そして、このような状態で、最初の番地Ｓ
から最後の番地Ｅ−ｉでに″１＃？書込み、最初の番地
Ｓに戻って°゛１＃の読出しと”０”の書込みと？行い
、これ？Ｅ番地まで順次行った後、再び最初の番地Ｓに
戻ってＥ番地まで“０＃？読出す。このテストケ逆の情
報で再度行った後、終了する。
憶装置１３側のアドレス端子は通常のビット順に接続さ
せるのではなく、試験装置１１のアドレス端子？そのま
まにし′Ｃ記憶装置１３のアドレス端子紫順次、行アド
レス用のアドレス端子、列アドレス用のアドレス端子、
行アドレス用のアドレス端子、列アドレス用のアドレス
端子、・・・どなるように配列して両者のへ子？接続さ
せている。このような試験装置１１側アドレス端子と記
憶装（ｔ１３側アドレス端子との対応は第３図（Ａ）に
示しておく。そして、このような状態で、最初の番地Ｓ
から最後の番地Ｅ−ｉでに″１＃？書込み、最初の番地
Ｓに戻って°゛１＃の読出しと”０”の書込みと？行い
、これ？Ｅ番地まで順次行った後、再び最初の番地Ｓに
戻ってＥ番地まで“０＃？読出す。このテストケ逆の情
報で再度行った後、終了する。
次ニ、ピンボードマトリクス１２の配置？変えて、第３
図（至）に示Ｔ工うに記憶装置１３（１１ｊアドレス端
子に対して試験装置１１側アドレス端子？１ビツトだけ
シフトさせ′Ｃ同じテストヲ繰り退していた。そして、
このようなシフト？試験装置１！側アドレス端子が一巡
して元に戻るまで行っていた。
図（至）に示Ｔ工うに記憶装置１３（１１ｊアドレス端
子に対して試験装置１１側アドレス端子？１ビツトだけ
シフトさせ′Ｃ同じテストヲ繰り退していた。そして、
このようなシフト？試験装置１！側アドレス端子が一巡
して元に戻るまで行っていた。
しかし、従来の半導体記憶装置試験方法においてはピン
ボードマトリクスによる試験装置側アドレスΔ子と記憶
装置側アドレス端子との接続関係の自由度には制限があ
ると共に、実際記憶装置のテスト？行なっている場合に
接続？切り替えること１まできなかった。
ボードマトリクスによる試験装置側アドレスΔ子と記憶
装置側アドレス端子との接続関係の自由度には制限があ
ると共に、実際記憶装置のテスト？行なっている場合に
接続？切り替えること１まできなかった。
この発明は上記の点に！ｉ！！みてなされたもので、そ
の目的は試験装置側アドレス信号と記憶装置側アドレス
端子との接続関係に自由度？持＾せ、試験時間が短く、
かつ不良検出率の高いノ々ターン？発生させることがで
きる半導体記憶装置試験方法？提供することにあるＯ 〔発明の概要〕 試験装置と記憶装置間に接続情報？記憶するマトリクス
メモリ？設け、さらにこのマトリクスメモリに記憶する
複数の接続情報？格納するバッファメモリ？設け、試験
装置からの制御信号にエリマトリクスメモリに接続情報
ＩＤＭＡ（ダイレクト・メ１−アクセス）転送して、接
続情報の切り替え？行なっている０ 〔発明の実施例〕 以下、図面？参照してこの発明の一実施例？説明する。
の目的は試験装置側アドレス信号と記憶装置側アドレス
端子との接続関係に自由度？持＾せ、試験時間が短く、
かつ不良検出率の高いノ々ターン？発生させることがで
きる半導体記憶装置試験方法？提供することにあるＯ 〔発明の概要〕 試験装置と記憶装置間に接続情報？記憶するマトリクス
メモリ？設け、さらにこのマトリクスメモリに記憶する
複数の接続情報？格納するバッファメモリ？設け、試験
装置からの制御信号にエリマトリクスメモリに接続情報
ＩＤＭＡ（ダイレクト・メ１−アクセス）転送して、接
続情報の切り替え？行なっている０ 〔発明の実施例〕 以下、図面？参照してこの発明の一実施例？説明する。
第２図はこの発明の一実施例ヶ示す試験装置ケ示す図で
ある。図において、２１は試験装置で、連続的＞Ｖ例え
ば８ビツトのアドレス信号？マトリクスメモリ２２に出
力し’ＣＬする。
ある。図において、２１は試験装置で、連続的＞Ｖ例え
ば８ビツトのアドレス信号？マトリクスメモリ２２に出
力し’ＣＬする。
上記マトリクスメモリ２２は上記試験装置２１側アドレ
ス端子と記憶装ｒＩＬｉｓ側アドレス端子との接続情報
が記憶されるメモリである０そして、−り記マトリクス
メモリ１２から出力されるアドレス信号の上位４ビツト
は行デコーダ２４に、上記マトリクスメモリ２２から出
力されるアドレス信号の下位４ビツトは列デコーダ２５
に出力される。そして、上記行デコーダ２４により上記
記憶装置２３の行アドレスが、上記列デコーダ２５にエ
リ上記記憶装置２３の列アドレスが指定されるＯまた、
２６はバッファメモリで、上記マトリクスメモリ２２に
記憶される複数の接続情報を記憶しているもので、上記
試験装置２１から出力される信号にエリ記憶されている
複数の接続情報のうちの１つの接続情報が選択されて上
記マトリクスメモリ２２に出力される。
ス端子と記憶装ｒＩＬｉｓ側アドレス端子との接続情報
が記憶されるメモリである０そして、−り記マトリクス
メモリ１２から出力されるアドレス信号の上位４ビツト
は行デコーダ２４に、上記マトリクスメモリ２２から出
力されるアドレス信号の下位４ビツトは列デコーダ２５
に出力される。そして、上記行デコーダ２４により上記
記憶装置２３の行アドレスが、上記列デコーダ２５にエ
リ上記記憶装置２３の列アドレスが指定されるＯまた、
２６はバッファメモリで、上記マトリクスメモリ２２に
記憶される複数の接続情報を記憶しているもので、上記
試験装置２１から出力される信号にエリ記憶されている
複数の接続情報のうちの１つの接続情報が選択されて上
記マトリクスメモリ２２に出力される。
次に、第３図囚及び（Ｂ）はそれぞれ試験装置２ノ側ア
ドレス端子と記憶装置２３側アドレス端子との対応？示
すもので、第３図（］３）は第３図（Ｎにおける記憶装
置２３側アドレス端子に対して試験装置２）側アドレス
端子？１ビットだけシフトしている。
ドレス端子と記憶装置２３側アドレス端子との対応？示
すもので、第３図（］３）は第３図（Ｎにおける記憶装
置２３側アドレス端子に対して試験装置２）側アドレス
端子？１ビットだけシフトしている。
また、第４図囚及び第４図（Ｂ）はそれぞれバックアメ
モリ２６に記憶されている接続情報？示すもので、同図
（Ａ）は第３図（４）に対応した接続情報、同図（１３
）は第３図（Ｅ３）に対応した接続情＠？示している。
モリ２６に記憶されている接続情報？示すもので、同図
（Ａ）は第３図（４）に対応した接続情報、同図（１３
）は第３図（Ｅ３）に対応した接続情＠？示している。
つまり、第４図（Ａ）においては試験装置２１から出力
されるアドレス信号が「０」。
されるアドレス信号が「０」。
［ｊ、ｒ２十・・と変化すると記憶装置２３にはｒｏｊ
、ｒＩ」、ｒＩ６」、ｒｌ’ｙ、Ｊ・・・と出力される
こと？示している。゛また、第４図（Ｂ）ＶＣおいては
試験装置２１から出力されるアドレス信号が「０」。
、ｒＩ」、ｒＩ６」、ｒｌ’ｙ、Ｊ・・・と出力される
こと？示している。゛また、第４図（Ｂ）ＶＣおいては
試験装置２１から出力されるアドレス信号が「０」。
１１」、ｒ２ｊ・・・と変化すると記憶装置２３にはｒ
ＯＪ、ｒ １２ｓＪ、ｒ８Ｊ、ｒ １３６Ｊ、［ＪＪ１
３０Ｊ・・・と出力されること紮示している０次に、上
記の工うに構成されたこの発明の詳細な説明する。まず
、試験装置２１から制御信号が出力されてバックアメモ
リ２６に記憶されている接続情報、例えば第４図（Ａ）
（て示す工うなデータが７トリクスメモリ２２にＤＭＡ
転送さｉする。このことにエリ、試験装置２１側アドレ
ス端子と記憶装置１ｌｔ２３側アドレス端子との対応ｉ
ｉ第３図（Ａ）に示すＪうになる０このような状態にお
いて、記憶装［ＺＪのテストが行なわれる０このテスト
内容としては例えば、試験装置２）から出力されるアド
レスの最初の番地Ｓから最後の番地Ｅまでに”ｌ’ｋＩ
込み、晟初の番地Ｓに戻って′１＃の読出しと′０′″
の書込みと？行い、これｉＥ番地まで順次行った後、再
び最初の番地Ｓに戻ってＥ番地まで”Ｏ＃？読出す。こ
のテスト？逆の情報で再度行つ几後、終了する。このよ
うなテストにおいて、記憶装置２３側でＩＪ行ＲＯＷか
ら列ＣＯＬ Ｕ ＭＮに変ツｆｔ−後、筐た行ＲＯｔｉ
て変ってアドレスが飛ぶからセルのチェックと同時にデ
コーダのチェックも可能となる。しかし、これでＬｉ
１つの行が選択されたとき、実際に多重選択があっても
チェックできない場合がある０ 従って、試験装置２１側のアドレス端子？］゛ビットだ
けシフトさせた状態でＦ記したナツト？行なう。このＪ
８合には、ｖ：、験装置２１からバッファメモリ２６に
制御信号が出力されてバッファメモリ２６に記憶さハで
いる第４図（Ｂ）に示す↓うな接続情報がマトリクスメ
モリ２２にＤＭＡ転送される。そして、この状態で上記
したテスト？行なう。そして、このテストが終了すると
、試験装置２１側アドレス端子をさらに１ビツト・シフ
トさせた接続情報？バッファメモリ２６から読み出して
再度同様のテスト？行なう工うにする。このようなシフ
ト？試験装置２１側アドレス端子が一巡して元に戻るま
で行う。これによって、すべてのアドレス・デコーダ・
チェックと、メモリ・セルのフィールド情報による情報
反転のチェックが行わハる。即ち、全くランダムに”１
”、“０″ の読み書きケ行うことにより、全種類の組
合せ？含むから、テスト・パターンとしてはきわめて厳
しいものとなる０ なお、上記実施例において１ま言ピ憧装置２３Ｊ）テス
ト７モ終了後にマド、リクスメモリ２２の内容ケ書き換
して新たにテストケ繰り返していたがテスト中に７トリ
クスメモリ２２の内容？書き換えてアドレス情報？変え
ても工い。これにより、さらに厳しいテスト？行なうこ
とができる。
ＯＪ、ｒ １２ｓＪ、ｒ８Ｊ、ｒ １３６Ｊ、［ＪＪ１
３０Ｊ・・・と出力されること紮示している０次に、上
記の工うに構成されたこの発明の詳細な説明する。まず
、試験装置２１から制御信号が出力されてバックアメモ
リ２６に記憶されている接続情報、例えば第４図（Ａ）
（て示す工うなデータが７トリクスメモリ２２にＤＭＡ
転送さｉする。このことにエリ、試験装置２１側アドレ
ス端子と記憶装置１ｌｔ２３側アドレス端子との対応ｉ
ｉ第３図（Ａ）に示すＪうになる０このような状態にお
いて、記憶装［ＺＪのテストが行なわれる０このテスト
内容としては例えば、試験装置２）から出力されるアド
レスの最初の番地Ｓから最後の番地Ｅまでに”ｌ’ｋＩ
込み、晟初の番地Ｓに戻って′１＃の読出しと′０′″
の書込みと？行い、これｉＥ番地まで順次行った後、再
び最初の番地Ｓに戻ってＥ番地まで”Ｏ＃？読出す。こ
のテスト？逆の情報で再度行つ几後、終了する。このよ
うなテストにおいて、記憶装置２３側でＩＪ行ＲＯＷか
ら列ＣＯＬ Ｕ ＭＮに変ツｆｔ−後、筐た行ＲＯｔｉ
て変ってアドレスが飛ぶからセルのチェックと同時にデ
コーダのチェックも可能となる。しかし、これでＬｉ
１つの行が選択されたとき、実際に多重選択があっても
チェックできない場合がある０ 従って、試験装置２１側のアドレス端子？］゛ビットだ
けシフトさせた状態でＦ記したナツト？行なう。このＪ
８合には、ｖ：、験装置２１からバッファメモリ２６に
制御信号が出力されてバッファメモリ２６に記憶さハで
いる第４図（Ｂ）に示す↓うな接続情報がマトリクスメ
モリ２２にＤＭＡ転送される。そして、この状態で上記
したテスト？行なう。そして、このテストが終了すると
、試験装置２１側アドレス端子をさらに１ビツト・シフ
トさせた接続情報？バッファメモリ２６から読み出して
再度同様のテスト？行なう工うにする。このようなシフ
ト？試験装置２１側アドレス端子が一巡して元に戻るま
で行う。これによって、すべてのアドレス・デコーダ・
チェックと、メモリ・セルのフィールド情報による情報
反転のチェックが行わハる。即ち、全くランダムに”１
”、“０″ の読み書きケ行うことにより、全種類の組
合せ？含むから、テスト・パターンとしてはきわめて厳
しいものとなる０ なお、上記実施例において１ま言ピ憧装置２３Ｊ）テス
ト７モ終了後にマド、リクスメモリ２２の内容ケ書き換
して新たにテストケ繰り返していたがテスト中に７トリ
クスメモリ２２の内容？書き換えてアドレス情報？変え
ても工い。これにより、さらに厳しいテスト？行なうこ
とができる。
−また、バッファメモリ２６に記憶させる接続情報とし
ては実施例に限定されるものではない。
ては実施例に限定されるものではない。
以上詳述した工うにこの発明に工れば、試験装、置と記
憶装置との間にマトリクスメモリ？設け、バックアメモ
リ力・ら試験装置と記憶装置間との接校情報？高速転送
することにエリ、アドレス・スクランブラの機能および
試験時間が短いテストパターンで、例えば、ギヤロッピ
ングパターンに近いパターンセンシビリテイｋＡられる
テストが可能となる０ま＾、ギヤロッピングパターン等
のＮ２試験する場合に比べて大容量メモリになればなる
ほど試験時間が短縮されるので有効である０さらに、試
験装置と記憶装置間葡マトリクスメモリの内容で接続状
態を保つノテ、接続の変更はバッファメモリからの転送
情報の変更のみですむ。このため、テスト中でもバック
アメモリからマトリクスメモリに転送する接続情報？転
送することができ、きわめて故障検出率の高いパターン
が短い試験時間の中で実現することができる。
憶装置との間にマトリクスメモリ？設け、バックアメモ
リ力・ら試験装置と記憶装置間との接校情報？高速転送
することにエリ、アドレス・スクランブラの機能および
試験時間が短いテストパターンで、例えば、ギヤロッピ
ングパターンに近いパターンセンシビリテイｋＡられる
テストが可能となる０ま＾、ギヤロッピングパターン等
のＮ２試験する場合に比べて大容量メモリになればなる
ほど試験時間が短縮されるので有効である０さらに、試
験装置と記憶装置間葡マトリクスメモリの内容で接続状
態を保つノテ、接続の変更はバッファメモリからの転送
情報の変更のみですむ。このため、テスト中でもバック
アメモリからマトリクスメモリに転送する接続情報？転
送することができ、きわめて故障検出率の高いパターン
が短い試験時間の中で実現することができる。
第１図は従来の半導体記憶装置試験装置ケ示す図、第２
図はこの発明の一実施例に係る半導体記憶装置試験装Ｒ
ｋ示す図、第３図囚及び（Ｂ）ンまそれぞれ試験装置と
記憶装置との接続関係？示す図、第４図（Ａ）及び（Ｂ
）はそれぞれバッファメモリの内容？示す図である。 ２ツバ・試験装置、２２・・・マトリクスメモリ、２３
・・・試験装置、２６・・・バッファメモリ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） 第２図 第３図 第４ｖＡ （Ａ） 第４図 （８）
図はこの発明の一実施例に係る半導体記憶装置試験装Ｒ
ｋ示す図、第３図囚及び（Ｂ）ンまそれぞれ試験装置と
記憶装置との接続関係？示す図、第４図（Ａ）及び（Ｂ
）はそれぞれバッファメモリの内容？示す図である。 ２ツバ・試験装置、２２・・・マトリクスメモリ、２３
・・・試験装置、２６・・・バッファメモリ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） 第２図 第３図 第４ｖＡ （Ａ） 第４図 （８）
Claims (1)
- 試験用アドレス情報及び制御信号ケ出力する試験装置と
、被試験用記憶装置と、上記試験装置から出力される試
験用アドレス情報と上記記憶装置のアドレスとの対応？
示すアドレス情報ケ記憶するマトリクスメモリと、上記
マトリクスメモリに記憶する複数のアドレス情報？記憶
するバッファメモリと？具備し、上記試験装置から出力
される開離信号にエリ上記バッファメモリに記憶される
複数のアドレス情＠？選択して上記マトリクスメモリに
記憶させるようにしたこと？特徴とする半導体記憶装置
試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112055A JPS593966A (ja) | 1982-06-29 | 1982-06-29 | 半導体記憶装置試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112055A JPS593966A (ja) | 1982-06-29 | 1982-06-29 | 半導体記憶装置試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593966A true JPS593966A (ja) | 1984-01-10 |
Family
ID=14576897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112055A Pending JPS593966A (ja) | 1982-06-29 | 1982-06-29 | 半導体記憶装置試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661312A (en) * | 1979-10-24 | 1981-05-26 | Nichiban Co Ltd | Pressure-sensitive adhesive sheet for remedying skin disease |
| JPH01285878A (ja) * | 1988-05-13 | 1989-11-16 | Fujitsu Ltd | 論理回路試験装置 |
| JPH0312573A (ja) * | 1989-06-09 | 1991-01-21 | Hitachi Ltd | テストデータ変更回路を有する論理回路テスト装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476024A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test device for semiconductor memory |
-
1982
- 1982-06-29 JP JP57112055A patent/JPS593966A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476024A (en) * | 1977-11-30 | 1979-06-18 | Nec Corp | Test device for semiconductor memory |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661312A (en) * | 1979-10-24 | 1981-05-26 | Nichiban Co Ltd | Pressure-sensitive adhesive sheet for remedying skin disease |
| JPS6345368B2 (ja) * | 1979-10-24 | 1988-09-09 | Nichiban Kk | |
| JPH01285878A (ja) * | 1988-05-13 | 1989-11-16 | Fujitsu Ltd | 論理回路試験装置 |
| JPH0312573A (ja) * | 1989-06-09 | 1991-01-21 | Hitachi Ltd | テストデータ変更回路を有する論理回路テスト装置 |
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