JPH0312573A - テストデータ変更回路を有する論理回路テスト装置 - Google Patents
テストデータ変更回路を有する論理回路テスト装置Info
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- JPH0312573A JPH0312573A JP1145112A JP14511289A JPH0312573A JP H0312573 A JPH0312573 A JP H0312573A JP 1145112 A JP1145112 A JP 1145112A JP 14511289 A JP14511289 A JP 14511289A JP H0312573 A JPH0312573 A JP H0312573A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
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- G—PHYSICS
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/865—Monitoring of software
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、論理回路テスト装置に関し１．特に、テスト
装置内でのテストデータの変更に関する。
装置内でのテストデータの変更に関する。
論理回路のテストのためには、非常に大量のテストデー
タが必要である。テストデータは、多数のテストパター
ンを含み、通常、コンピュータにより、はぼ完全に自動
的に作成される。テスト装置において、相次ぐテストパ
ターンが次々とテスタピン群に供給され、テストパター
ンの諸ビットは対応するテスタピンに割当てられる。
タが必要である。テストデータは、多数のテストパター
ンを含み、通常、コンピュータにより、はぼ完全に自動
的に作成される。テスト装置において、相次ぐテストパ
ターンが次々とテスタピン群に供給され、テストパター
ンの諸ビットは対応するテスタピンに割当てられる。
論理回路テスト装置の一例として、ＶＬＳＩのスキャン
テストを行なう装置が、 ＩＮＴＥＲＮＡＴＩＯＮＡＬ
ＴＥＳＴ Ｃ０ＮＦＥＲＥＮＣＩＥ １９８５ ＰＲＯ
ＣＥＥＤＩＮＧＳ、第４３１〜４３６頁に記載されてい
る。スキャンテストにおいて、被テスト論理回路は複数
のサブネットワークに分割され、各サブネットワークは
、入力側ラッチ群と、出力側ラッチ群と、これらラッチ
群の間の組合せ論理ブロックとからなり、各組合せ論理
ブロックが、テスト用入力データを入力側ラッチ群にス
キャンインし、次いで出力データを出力側ラッチ群から
スキャンアラｌ−して期待値と比較することによって、
個別的にテストされる。各サブネットワークのために一
連のテストパターンが用意され、各テストパターンの各
ビットは、対応するサブネジ１−ワークの仮想的なピン
番号に割当てられる。テストデータは、ホストコンピュ
ータからテスト装置内のテストパターンバッファに転送
され、そこから、各テストパターンがローカル記憶装置
に順次与される。ローカル記憶装置内のアドレスは、そ
こに保持されているデータがテスタピン群に適用される
順序に対応し、各アドレス内のビット位置は、そのビッ
トに割当てられたテスタピン番号に対応する。各テスト
パターンがテストパターンバッファからローカル記憶装
置に移される時に、変換回路が、仮想ピン番号を、ロー
カル記憶装置内のアドレスとビット位置（テスタピン番
号）に変換する。
テストを行なう装置が、 ＩＮＴＥＲＮＡＴＩＯＮＡＬ
ＴＥＳＴ Ｃ０ＮＦＥＲＥＮＣＩＥ １９８５ ＰＲＯ
ＣＥＥＤＩＮＧＳ、第４３１〜４３６頁に記載されてい
る。スキャンテストにおいて、被テスト論理回路は複数
のサブネットワークに分割され、各サブネットワークは
、入力側ラッチ群と、出力側ラッチ群と、これらラッチ
群の間の組合せ論理ブロックとからなり、各組合せ論理
ブロックが、テスト用入力データを入力側ラッチ群にス
キャンインし、次いで出力データを出力側ラッチ群から
スキャンアラｌ−して期待値と比較することによって、
個別的にテストされる。各サブネットワークのために一
連のテストパターンが用意され、各テストパターンの各
ビットは、対応するサブネジ１−ワークの仮想的なピン
番号に割当てられる。テストデータは、ホストコンピュ
ータからテスト装置内のテストパターンバッファに転送
され、そこから、各テストパターンがローカル記憶装置
に順次与される。ローカル記憶装置内のアドレスは、そ
こに保持されているデータがテスタピン群に適用される
順序に対応し、各アドレス内のビット位置は、そのビッ
トに割当てられたテスタピン番号に対応する。各テスト
パターンがテストパターンバッファからローカル記憶装
置に移される時に、変換回路が、仮想ピン番号を、ロー
カル記憶装置内のアドレスとビット位置（テスタピン番
号）に変換する。
テスト実行段階において、テストデータの部分的変更の
必要なことが、しばしば判明する。例えば、テストデー
タ自体が適切でなかったり、あるいは、論理構造のみに
基づいて作られたテストデータが、回路特性の影響で不
適切になったりすることがあるからである。ところが、
前記のスキャンテスト装置を含めて、従来のテスＩ・装
置は、テストデータを変更することができない。テスト
データの変更は、他の適当な装置、例えばホストコンビ
コータにより行なわなければならず、その間。
必要なことが、しばしば判明する。例えば、テストデー
タ自体が適切でなかったり、あるいは、論理構造のみに
基づいて作られたテストデータが、回路特性の影響で不
適切になったりすることがあるからである。ところが、
前記のスキャンテスト装置を含めて、従来のテスＩ・装
置は、テストデータを変更することができない。テスト
データの変更は、他の適当な装置、例えばホストコンビ
コータにより行なわなければならず、その間。
テストは中断される。また、−時的な変更を要するのみ
で、原テストデータを変更する必要はない場合があるが
、このような場合には、原子ストデータのほかに１部分
的に変更されたテストデータの完全な組を作らなければ
ならない。
で、原テストデータを変更する必要はない場合があるが
、このような場合には、原子ストデータのほかに１部分
的に変更されたテストデータの完全な組を作らなければ
ならない。
テストパターンバッファの内容を使用者が変更できる機
構を設けるだけならば、容易である。しかし、テストパ
ターンバッファのどこに変更すべきテストパターンビッ
トがあるかを知るのは、簡単ではない。特に、前述のス
キャンテスト装置の場合、テスタピン番号とは異なる仮
想ピン番号が用いられ、しかも、一連のテストパターン
に共通な制御情報部分を省略して圧縮した形式がとられ
ているので、テストパターンバッファ内のテストデータ
の変更は一段と困難である。
構を設けるだけならば、容易である。しかし、テストパ
ターンバッファのどこに変更すべきテストパターンビッ
トがあるかを知るのは、簡単ではない。特に、前述のス
キャンテスト装置の場合、テスタピン番号とは異なる仮
想ピン番号が用いられ、しかも、一連のテストパターン
に共通な制御情報部分を省略して圧縮した形式がとられ
ているので、テストパターンバッファ内のテストデータ
の変更は一段と困難である。
本発明の目的は、テスト実行時に、テストデータの任意
の部分を、必要に応じて一時的に変更できるようにし、
それによって前記の問題を解決することにある。
の部分を、必要に応じて一時的に変更できるようにし、
それによって前記の問題を解決することにある。
本発明によれば、テストデ・−夕を保持する第１記憶装
置（例えば、前記スキャンテスト装置におけるテストパ
ターンバッファ）から各テストパターンをテスタピンに
対応付けて記憶する第２記憶装置（例えば、前記スキャ
ンテスト装置におけるローカル記憶袋＠）へのデータ転
送回路中に、第１記憶装置からのテスＩ・パターンを変
更するためのデータ変換回路と、このデータ変換回路を
制御する制御データを保持するための第３記憶装置とが
設けられる。
置（例えば、前記スキャンテスト装置におけるテストパ
ターンバッファ）から各テストパターンをテスタピンに
対応付けて記憶する第２記憶装置（例えば、前記スキャ
ンテスト装置におけるローカル記憶袋＠）へのデータ転
送回路中に、第１記憶装置からのテスＩ・パターンを変
更するためのデータ変換回路と、このデータ変換回路を
制御する制御データを保持するための第３記憶装置とが
設けられる。
前記データ変換回路は、原テストパターンと変更用デー
タの間の複数種の論理演算を選択的に行なう論理回路を
含むことができ、その場合、前記制御データは、前記変
更用データと、前記複数種の論理演算の任意の一つを指
定する演算指定情報を含む。
タの間の複数種の論理演算を選択的に行なう論理回路を
含むことができ、その場合、前記制御データは、前記変
更用データと、前記複数種の論理演算の任意の一つを指
定する演算指定情報を含む。
更に、第１記憶装置内の各テストパターンがその各ビッ
トに割当てられたピン番号を識別する情報を伴う場合、
第３記憶装置中の各記憶位置にこのピン番号に対応する
アドレスを与え、制御データの読出位置は、テスＩ・パ
ターンと共に読出されたピン番号識別情報により指定さ
れるように構成する。
トに割当てられたピン番号を識別する情報を伴う場合、
第３記憶装置中の各記憶位置にこのピン番号に対応する
アドレスを与え、制御データの読出位置は、テスＩ・パ
ターンと共に読出されたピン番号識別情報により指定さ
れるように構成する。
データ転送回路中に設けられたデータ変換回路は、テス
トパターンを、第１記憶装置から第２記憶装置への転送
の途上で変更する。変更位置、変更態様等は、適当な制
御データを第３記憶装置に書込むことにより、容易に指
定することができる。
トパターンを、第１記憶装置から第２記憶装置への転送
の途上で変更する。変更位置、変更態様等は、適当な制
御データを第３記憶装置に書込むことにより、容易に指
定することができる。
したがって、原テストデータを変更する必要なしに、テ
スト実行時にテストパターンを任意に変更することがで
き、しかも、変更は一時的であって、原テストデータは
不変に保たれる。
スト実行時にテストパターンを任意に変更することがで
き、しかも、変更は一時的であって、原テストデータは
不変に保たれる。
制御データの変更データ部分は、任意所望の値に設定す
ることができ、加えて、演算指令部分により、複数の変
更態様（例えば、不変更、ｒＭデータの反転、変更デー
タによる置換等）の一つを指定することができる。デー
タ変換回路中の論理回路は、原テストパターンと変更用
データに対して指定された論理演算を実行する。したが
って、多様な変更が可能である。
ることができ、加えて、演算指令部分により、複数の変
更態様（例えば、不変更、ｒＭデータの反転、変更デー
タによる置換等）の一つを指定することができる。デー
タ変換回路中の論理回路は、原テストパターンと変更用
データに対して指定された論理演算を実行する。したが
って、多様な変更が可能である。
更に、第３記憶装置がピン番号に対応するアドレスでア
クセスされる構成では、所望のピン番号に対応するアド
レス位置に所望の制御データを書込むことにより、所期
の変更が実現される。したがって、仮想ピン番号が用い
られるスキャンテスト用のテストデータであっても、容
易に変更を行なうことができる。
クセスされる構成では、所望のピン番号に対応するアド
レス位置に所望の制御データを書込むことにより、所期
の変更が実現される。したがって、仮想ピン番号が用い
られるスキャンテスト用のテストデータであっても、容
易に変更を行なうことができる。
第１図は、本発明によるテスト装置のテストデータ変更
機構の一実施例を、ブロックダイヤグラムで示す。この
テスト装置は、スキャンテスト用のものである。原テス
トデータは、充分な容量を持つバッファ記憶装置ＣＢＳ
）１に、仮想ピン番号と関連付けて蓄積される。仮想ピ
ン番号は、被テスト回路内の各サブネットワークの各入
力側ラッチの入力端子と各出力側ラッチの出力端子に、
仮に与えられたピン番号である。第１のテーブル記憶装
置（ＴＳＩ）２は、仮想ピン番号をローカル記憶装置（
ＬＳ）３のアドレスとビット位置（テスタピン番号に対
応）に変換するためのテーブル（前出文献にいう変換テ
ーブルに対応）を保持する。
機構の一実施例を、ブロックダイヤグラムで示す。この
テスト装置は、スキャンテスト用のものである。原テス
トデータは、充分な容量を持つバッファ記憶装置ＣＢＳ
）１に、仮想ピン番号と関連付けて蓄積される。仮想ピ
ン番号は、被テスト回路内の各サブネットワークの各入
力側ラッチの入力端子と各出力側ラッチの出力端子に、
仮に与えられたピン番号である。第１のテーブル記憶装
置（ＴＳＩ）２は、仮想ピン番号をローカル記憶装置（
ＬＳ）３のアドレスとビット位置（テスタピン番号に対
応）に変換するためのテーブル（前出文献にいう変換テ
ーブルに対応）を保持する。
バッファ記憶装置１から読出されたテストデータに対応
する仮想ピン番号は、第１テーブル記憶装置２にアドレ
スとして供給されて、このアドレスから、ローカル記憶
装置３中の対応するアドレス（ＬＳアドレス）とテスタ
ピン番号が読出される。ＬＳアドレスは、デコーダ（Ｄ
ＥＣ）４を介してローカル記憶装置３中の対応するアド
レス位置を指定し、テスタピン番号は、デマルチプレク
サ５を介して、テストデータを対応するビット位置に転
送する。
する仮想ピン番号は、第１テーブル記憶装置２にアドレ
スとして供給されて、このアドレスから、ローカル記憶
装置３中の対応するアドレス（ＬＳアドレス）とテスタ
ピン番号が読出される。ＬＳアドレスは、デコーダ（Ｄ
ＥＣ）４を介してローカル記憶装置３中の対応するアド
レス位置を指定し、テスタピン番号は、デマルチプレク
サ５を介して、テストデータを対応するビット位置に転
送する。
第２図は、第１テーブル記憶装置２のピン番号変換機能
を図式的に示す。バッファ記憶装置１内のあるテストパ
ターンは、仮想ピン１〜５に印加されるべきスキャンイ
ン値Ａ−Ｅと、仮想ピン６〜８から得られると期待され
るスキャンアウト値Ｆ−Ｈとからなる。各仮想ピン番号
は、第１テーブル記憶装置２によって、ＬＳアドレスと
テスタピン番号に変換される。その結果、スキャンイン
値Ａ−Ｅは、ＬＳＳアドレス６〜８テスタピン番号位置
６に格納されて、テスタピン６を通り入力側フリップフ
ロップ群ＦＦｉにスキャンインされ、他方、スキャンア
ウト値Ｆ−Ｈは、Ｌ 、Ｓアドレス６〜８のテスタピン
番号位置８に格納されて、テスタピン８からスキャンア
ウトされる出力側フリップフロップ群ＦＦｏの出力と比
較される。
を図式的に示す。バッファ記憶装置１内のあるテストパ
ターンは、仮想ピン１〜５に印加されるべきスキャンイ
ン値Ａ−Ｅと、仮想ピン６〜８から得られると期待され
るスキャンアウト値Ｆ−Ｈとからなる。各仮想ピン番号
は、第１テーブル記憶装置２によって、ＬＳアドレスと
テスタピン番号に変換される。その結果、スキャンイン
値Ａ−Ｅは、ＬＳＳアドレス６〜８テスタピン番号位置
６に格納されて、テスタピン６を通り入力側フリップフ
ロップ群ＦＦｉにスキャンインされ、他方、スキャンア
ウト値Ｆ−Ｈは、Ｌ 、Ｓアドレス６〜８のテスタピン
番号位置８に格納されて、テスタピン８からスキャンア
ウトされる出力側フリップフロップ群ＦＦｏの出力と比
較される。
第１図に戻り、従来装置では、バッファ記憶装置１から
読出されたテストデータＤＩが、直接デマルチプレクサ
５に供給される。これと対照的に、本発明によれば、第
２のテーブル記憶装置２ （ＴＳ２）６と、データ変換
回路７とが設けられる。第２テーブル記憶装置６は、第
１テーブル記憶装置２と同様に、バッファ記憶装置１か
らの仮想ピン番号によりアドレスされ、その各アドレス
位置は、コントロールデータと、マスクデータＭと、変
換データＤＸとを保持する。これらのデータは、このテ
スト装置の図示されていない入力機器（例えばキーボー
ド）を介して、第２テーブル記憶装置６に書込まれる。
読出されたテストデータＤＩが、直接デマルチプレクサ
５に供給される。これと対照的に、本発明によれば、第
２のテーブル記憶装置２ （ＴＳ２）６と、データ変換
回路７とが設けられる。第２テーブル記憶装置６は、第
１テーブル記憶装置２と同様に、バッファ記憶装置１か
らの仮想ピン番号によりアドレスされ、その各アドレス
位置は、コントロールデータと、マスクデータＭと、変
換データＤＸとを保持する。これらのデータは、このテ
スト装置の図示されていない入力機器（例えばキーボー
ド）を介して、第２テーブル記憶装置６に書込まれる。
データ変換回路７は、第２テーブル記憶装置６からのマ
スクデータＭ及び変換データＤＸと、バッファ記憶装置
１からのテストデータＤＩとをオペランドとして受け、
第２テーブル記憶装置６からのコントロールデータの値
が指定する論理演算をこれらのオペランドに施して、そ
の結果をデマルチプレクサ５に送る。
スクデータＭ及び変換データＤＸと、バッファ記憶装置
１からのテストデータＤＩとをオペランドとして受け、
第２テーブル記憶装置６からのコントロールデータの値
が指定する論理演算をこれらのオペランドに施して、そ
の結果をデマルチプレクサ５に送る。
第３図は、データ変換回路７がコントロールデータの値
に応じて行なう演算の例を論理式で示し、第４図は、デ
ータ変換回路７の論理構造の一例を示す。コントロール
データが（Ｊ ＯＩＩの時は、ＡＮＤゲート１０を経て
、バッファ記憶装置１からのテストデータＤＩがそのま
ま得られ、コントロールデータが７１１１＋の時は、イ
ンバータ１１とＡＮＤゲート１２を経て、テストデータ
の反転ＤＩが得られ、コントロールデータが２”の時は
、 ＡＮＤゲート１３、ＯＲゲート１４、ＡＮＤゲート
１５を経て、テストデータＤＩと第２テーブル記憶装置
６からのマスクデータＭの論理積（ＤＩ・Ｍ）と、第２
テーブル記憶装置６からの変換データＤＸとの論理和（
（ＤＩ・Ｍ）＋ＤＸ）が得られ、コントロールデータが
Ｉｔ ３ ）ｌの時は、ＡＮＤゲート１６を経て、変換
データＤＸがそのまま得られる。ＡＮＤゲート１０，１
２，１５，１６（７４択は、コントロールデータをデコ
ードするデコーダ１７により行なわれる。
に応じて行なう演算の例を論理式で示し、第４図は、デ
ータ変換回路７の論理構造の一例を示す。コントロール
データが（Ｊ ＯＩＩの時は、ＡＮＤゲート１０を経て
、バッファ記憶装置１からのテストデータＤＩがそのま
ま得られ、コントロールデータが７１１１＋の時は、イ
ンバータ１１とＡＮＤゲート１２を経て、テストデータ
の反転ＤＩが得られ、コントロールデータが２”の時は
、 ＡＮＤゲート１３、ＯＲゲート１４、ＡＮＤゲート
１５を経て、テストデータＤＩと第２テーブル記憶装置
６からのマスクデータＭの論理積（ＤＩ・Ｍ）と、第２
テーブル記憶装置６からの変換データＤＸとの論理和（
（ＤＩ・Ｍ）＋ＤＸ）が得られ、コントロールデータが
Ｉｔ ３ ）ｌの時は、ＡＮＤゲート１６を経て、変換
データＤＸがそのまま得られる。ＡＮＤゲート１０，１
２，１５，１６（７４択は、コントロールデータをデコ
ードするデコーダ１７により行なわれる。
以上のようにして、第２テーブル記憶装置６における所
望の仮想ピン番号に対応するアドレス位置のデータを適
当な値に設定することにより、テストデータの一部を、
テスト実行時点において、−時的に変更することができ
る。
望の仮想ピン番号に対応するアドレス位置のデータを適
当な値に設定することにより、テストデータの一部を、
テスト実行時点において、−時的に変更することができ
る。
以上において、本発明はスキャンテスト装置に関して説
明されたが、本発明は、他の型、例えば、入カバターン
が複数のピンに並列に供給される型のテスト装置にも、
同様に適用することができる。
明されたが、本発明は、他の型、例えば、入カバターン
が複数のピンに並列に供給される型のテスト装置にも、
同様に適用することができる。
Ｃ発明の効果〕
本発明によれば、テスト装置の内部において、テストデ
ータをテスト実行時点で一時的に変更することができる
。原テストデータは変更する必要がないから、テスト現
場で簡単にテストデータの変更ができ、テスト中断時間
が短縮される。複雑な構造のスキャンテスト用テストデ
ータの変更も容易である。
ータをテスト実行時点で一時的に変更することができる
。原テストデータは変更する必要がないから、テスト現
場で簡単にテストデータの変更ができ、テスト中断時間
が短縮される。複雑な構造のスキャンテスト用テストデ
ータの変更も容易である。
第１図は本発明によるテストデータ変更機構の一実施例
を示すブロックダイヤグラムであり、第２図はピン番号
変換機能を説明するための模式図であり、第３図１±第
１図中のデータ変換回路の機能を示す図であり、第４図
は第３図に示された変換機能を実現する回路の一例を示
す図である。 １・・・テストデータを保持する記憶装置、２・・・ピ
ン番号変換用テーブル、３・・・テストパターンを記憶
する記憶装置、６・・・変更制御データを保持する記憶
装置、７・・・データ変換回路。
を示すブロックダイヤグラムであり、第２図はピン番号
変換機能を説明するための模式図であり、第３図１±第
１図中のデータ変換回路の機能を示す図であり、第４図
は第３図に示された変換機能を実現する回路の一例を示
す図である。 １・・・テストデータを保持する記憶装置、２・・・ピ
ン番号変換用テーブル、３・・・テストパターンを記憶
する記憶装置、６・・・変更制御データを保持する記憶
装置、７・・・データ変換回路。
Claims (1)
- 【特許請求の範囲】 １、複数のテストパターンを含むテストデータを保持す
るための第１記憶装置と、各テストパターンをテスタピ
ン群に対応付けて保持するための第２記憶装置と、前記
第１記憶装置から前記第２記憶装置へ各テストパターン
を転送するための転送回路とを備え、特徴として、前記
転送回路は、前記第１記憶装置からのテストパターンを
変更するためのデータ変換回路と、前記データ変換回路
を制御する制御データを保持するための第３記憶装置と
を含む、論理回路テスト装置。 ２、請求項１において、前記データ変換回路は、前記第
１記憶装置からのテストパターンと変更用データの間の
複数種の論理演算を選択的に行なう論理回路を含み、前
記制御データは、前記変更用データと、前記複数種の論
理演算の任意の一つを指定する演算指定情報を含む、論
理回路テスト装置。 ３、請求項１又は２において、前記第１記憶装置内の各
テストパターンは、その各ビットに割当てられたピン番
号を識別する情報を伴い、前記第３記憶装置中の各記憶
位置は、前記ピン番号に対応するアドレスを持ち、前記
制御データの読出位置が前記第１記憶装置からテストパ
ターンと共に読出されたピン番号識別情報によつて指定
される、論理回路テスト装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145112A JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
| US07/532,447 US5072178A (en) | 1989-06-09 | 1990-06-04 | Method and apparatus for testing logic circuitry by applying a logical test pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145112A JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312573A true JPH0312573A (ja) | 1991-01-21 |
| JP2584673B2 JP2584673B2 (ja) | 1997-02-26 |
Family
ID=15377666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145112A Expired - Lifetime JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072178A (ja) |
| JP (1) | JP2584673B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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