JPS6150340B2 - - Google Patents
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- JPS6150340B2 JPS6150340B2 JP56196746A JP19674681A JPS6150340B2 JP S6150340 B2 JPS6150340 B2 JP S6150340B2 JP 56196746 A JP56196746 A JP 56196746A JP 19674681 A JP19674681 A JP 19674681A JP S6150340 B2 JPS6150340 B2 JP S6150340B2
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- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、メモリ又はレジスタ・フアイルを用
いて構成されたシフトレジスタを簡単な回路構成
によつてスキヤンアウトできるようにしたスキヤ
ンアウト方式に関するものである。
いて構成されたシフトレジスタを簡単な回路構成
によつてスキヤンアウトできるようにしたスキヤ
ンアウト方式に関するものである。
(2) 従来技術と問題点
回路がLSI化されると入出力ピンの限界でLSI
回路の状態を直接知ることが困難であるが、スキ
ヤンアウトによる方法は少ない入出力ピンで内部
回路の状態を直接知る方法として有効な手段であ
る。
回路の状態を直接知ることが困難であるが、スキ
ヤンアウトによる方法は少ない入出力ピンで内部
回路の状態を直接知る方法として有効な手段であ
る。
第１図はスキヤンアウト方式の概要を示すもの
であつて、１−０なした１−２は論理ブロツク、
２はスキヤン・アドレス・レジスタ、３−０ない
し３−５はフリツプ・フロツプ、４−Ａと４−Ｂ
はマルチプレクサをそれぞれ示している。回路を
構成するフリツプ・フロツプやゲートにはそれぞ
れアドレスが割当てられており、これをスキヤ
ン・アドレスという。スキヤン・アドレスはスキ
ヤン・アドレス・レジスタ２にセツトされ、その
下位アドレスは論理ブロツク内のスキヤン・アド
レスを示し、上位アドレスは論理ブロツクを指定
する。図示の例では、スキヤン・アドレスの下位
アドレスが各論理ブロツクのマルチプレクサ４−
Ａに与えられ、このマルチプレクサ４−Ａによつ
て論理ブロツク内のフリツプ・フロツプの状態が
読出される。各論理ブロツク１−０，１−１，１
−２から読出されたデータはマルチプレクサ４−
Ｂに入力されるが、スキヤン・アドレス・レジス
タ２の上位アドレスはマルチプレクサ４−Ｂに与
えられ、マルチプレクサ４−Ｂはこの上位アドレ
スに従つて入力データの中の１個を選択し出力す
る。マルチプレクサ４−Ｂの出力は例えばサービ
ス・プロセツサに送られる。装置内における所望
のフリツプ・フロツプやゲートの状態を外部に取
出すことをスキヤンアウトという。
であつて、１−０なした１−２は論理ブロツク、
２はスキヤン・アドレス・レジスタ、３−０ない
し３−５はフリツプ・フロツプ、４−Ａと４−Ｂ
はマルチプレクサをそれぞれ示している。回路を
構成するフリツプ・フロツプやゲートにはそれぞ
れアドレスが割当てられており、これをスキヤ
ン・アドレスという。スキヤン・アドレスはスキ
ヤン・アドレス・レジスタ２にセツトされ、その
下位アドレスは論理ブロツク内のスキヤン・アド
レスを示し、上位アドレスは論理ブロツクを指定
する。図示の例では、スキヤン・アドレスの下位
アドレスが各論理ブロツクのマルチプレクサ４−
Ａに与えられ、このマルチプレクサ４−Ａによつ
て論理ブロツク内のフリツプ・フロツプの状態が
読出される。各論理ブロツク１−０，１−１，１
−２から読出されたデータはマルチプレクサ４−
Ｂに入力されるが、スキヤン・アドレス・レジス
タ２の上位アドレスはマルチプレクサ４−Ｂに与
えられ、マルチプレクサ４−Ｂはこの上位アドレ
スに従つて入力データの中の１個を選択し出力す
る。マルチプレクサ４−Ｂの出力は例えばサービ
ス・プロセツサに送られる。装置内における所望
のフリツプ・フロツプやゲートの状態を外部に取
出すことをスキヤンアウトという。
レジスタ・フアイルなどのメモリ要素で構成さ
れている部分は、メモリの読出し操作を必要とす
るため、そのまゝの状態ではスキヤンアウトの対
象とはならない。しかし、メモリであつても第２
図の構成を取ることによつてスキヤンアウトが可
能となる。第２図において、５はレジスタ・フア
イル（メモリ）、６は読出アドレス・レジスタ、
７は書込アドレス・レジスタ、８は読出レジス
タ、９はセレクタ、１０はマルチプレクサをそれ
ぞれ示している。第２図では、メモリ・アドレス
の入力部にセレクタ９を設ける。セレクタ９に
は、本来の論理回路からのアドレスと、スキヤ
ン・アドレスとが入力され、スキヤン許可信号が
オフのときにはセレクタ９は本来の論理回路から
のアドレスを出力し、スキヤン許可信号がオンの
ときには、セレクタはスキヤン・アドレスを出力
する。セレクタ９の出力が読出アドレスとなる。
通常システム動作中はメモリ・アドレスは他の論
理回路から供給されるが、システムが動作してい
ない場合はスキヤン・アドレスが供給されてスキ
ヤン・アドレスで指定されるアドレスの内容が読
出データとして出力される。この時はシステムは
動作していないため、メモリ５から読出される読
出データは読出レジスタ８にセツトされることは
ない。システムが動作していないときは、システ
ムがチエツク・ストツプ状態にあり、クロツクが
停止しているとき又はマニユアル・クロツク状態
にあり、クロツクが供給されていない期間などを
言う。スキヤンアウト時にはメモリ５からの読出
データはマルチプレクサ１０に入力される。マル
チプレクサ１０には図示しないが他の回路ブロツ
クからの読出データが入力されており、マルチプ
レクサ１０は制御情報として入力されるスキヤ
ン・アドレス（上位アドレスに相当）に従つて入
力データの中の１個を選択し出力する。
れている部分は、メモリの読出し操作を必要とす
るため、そのまゝの状態ではスキヤンアウトの対
象とはならない。しかし、メモリであつても第２
図の構成を取ることによつてスキヤンアウトが可
能となる。第２図において、５はレジスタ・フア
イル（メモリ）、６は読出アドレス・レジスタ、
７は書込アドレス・レジスタ、８は読出レジス
タ、９はセレクタ、１０はマルチプレクサをそれ
ぞれ示している。第２図では、メモリ・アドレス
の入力部にセレクタ９を設ける。セレクタ９に
は、本来の論理回路からのアドレスと、スキヤ
ン・アドレスとが入力され、スキヤン許可信号が
オフのときにはセレクタ９は本来の論理回路から
のアドレスを出力し、スキヤン許可信号がオンの
ときには、セレクタはスキヤン・アドレスを出力
する。セレクタ９の出力が読出アドレスとなる。
通常システム動作中はメモリ・アドレスは他の論
理回路から供給されるが、システムが動作してい
ない場合はスキヤン・アドレスが供給されてスキ
ヤン・アドレスで指定されるアドレスの内容が読
出データとして出力される。この時はシステムは
動作していないため、メモリ５から読出される読
出データは読出レジスタ８にセツトされることは
ない。システムが動作していないときは、システ
ムがチエツク・ストツプ状態にあり、クロツクが
停止しているとき又はマニユアル・クロツク状態
にあり、クロツクが供給されていない期間などを
言う。スキヤンアウト時にはメモリ５からの読出
データはマルチプレクサ１０に入力される。マル
チプレクサ１０には図示しないが他の回路ブロツ
クからの読出データが入力されており、マルチプ
レクサ１０は制御情報として入力されるスキヤ
ン・アドレス（上位アドレスに相当）に従つて入
力データの中の１個を選択し出力する。
第３図は、レジスタ・フアイルを用いて構成さ
れたシフトレジスタを示すものである。第３図に
おいて、１１はレジスタ・フアイル、１２はカウ
ンタ、１３は演算器、１４と１５はセレクタ、１
６は前段のレジスタ、１７は後段のレジスタをそ
れぞれ示している。レジスタ・フアイルは書込み
と読出しの双方の動作が平行して同一サイクル中
に実行できるものであり、カウンタ１２はレジス
タ・フアイル１１に対する書込アドレスを指定す
るものであり、演算器１３はカウンタ１２の値か
ら任意の数ｋを減じて読出アドレスを作成するも
のである。上記のような構成をとることにより、
シフトレジスタを構成することが出来る。このよ
うなシフトレジスタは同一回路で任意の段数のシ
フトレジスタを構成できるため、パイプラインな
どの制御用シフトレジスタとして良く用いられて
いる。
れたシフトレジスタを示すものである。第３図に
おいて、１１はレジスタ・フアイル、１２はカウ
ンタ、１３は演算器、１４と１５はセレクタ、１
６は前段のレジスタ、１７は後段のレジスタをそ
れぞれ示している。レジスタ・フアイルは書込み
と読出しの双方の動作が平行して同一サイクル中
に実行できるものであり、カウンタ１２はレジス
タ・フアイル１１に対する書込アドレスを指定す
るものであり、演算器１３はカウンタ１２の値か
ら任意の数ｋを減じて読出アドレスを作成するも
のである。上記のような構成をとることにより、
シフトレジスタを構成することが出来る。このよ
うなシフトレジスタは同一回路で任意の段数のシ
フトレジスタを構成できるため、パイプラインな
どの制御用シフトレジスタとして良く用いられて
いる。
いま、第３図においてレジスタの数が８個のレ
ジスタ・フアイル１１によつて５段のシフトレジ
スタを構成する場合について説明する。カウンタ
１２の値が“５”のときレジスタ・フアイル１１
の書込アドレスは５番地のレジスタを示すが、読
出アドレスは減算器１３により０番地のレジスタ
を示す。シフト動作により、５番地のシフトレジ
スタにデータが書込まれると同時に０番地のレジ
スタの内容が読出され、その後、カウンタ１２の
値は＋１され、書込アドレスは６番地のレジスタ
を示し、読出アドレスは１番地のレジスタを示
す。前記の動作を順に繰返して行くと、５回のシ
フト動作が行われた時には、読出アドレスが５番
目のアドレスを示すことになり、５回のシフト動
作後に読出されることになる。他のレジスタの値
も書込まれてから５回のシフト動作を行つた後に
それぞれ読出される。このように減算器の入力定
数だけのシフトレジスタとなる。
ジスタ・フアイル１１によつて５段のシフトレジ
スタを構成する場合について説明する。カウンタ
１２の値が“５”のときレジスタ・フアイル１１
の書込アドレスは５番地のレジスタを示すが、読
出アドレスは減算器１３により０番地のレジスタ
を示す。シフト動作により、５番地のシフトレジ
スタにデータが書込まれると同時に０番地のレジ
スタの内容が読出され、その後、カウンタ１２の
値は＋１され、書込アドレスは６番地のレジスタ
を示し、読出アドレスは１番地のレジスタを示
す。前記の動作を順に繰返して行くと、５回のシ
フト動作が行われた時には、読出アドレスが５番
目のアドレスを示すことになり、５回のシフト動
作後に読出されることになる。他のレジスタの値
も書込まれてから５回のシフト動作を行つた後に
それぞれ読出される。このように減算器の入力定
数だけのシフトレジスタとなる。
上記のようなレジスタ・フアイル１１の内容を
スキヤンアウトするためには、第２図と同様にレ
ジスタ・フアイル１１の読出アドレスの入力部に
セレクタ１４を設け、セレクタ１４を用いて通常
は減算器１３の出力を読出アドレスとするが、ス
キヤンアウト時にはスキヤン・アドレスｘを読出
アドレスとする。なお、セレクタ１５は上位アド
レスを示すものである。
スキヤンアウトするためには、第２図と同様にレ
ジスタ・フアイル１１の読出アドレスの入力部に
セレクタ１４を設け、セレクタ１４を用いて通常
は減算器１３の出力を読出アドレスとするが、ス
キヤンアウト時にはスキヤン・アドレスｘを読出
アドレスとする。なお、セレクタ１５は上位アド
レスを示すものである。
第２図のようなスキヤンアウト方法は、メモリ
の読出アドレスとスキヤン・アドレスとが１対１
に対応する場合には、非常に便利であるが、第３
図のようなレジスタ・フアイルを用いて構成され
たシフトレジスタについては下記の点に注意する
必要がある。第４図は通常のシフトレジスタに対
するスキヤンアウトを説明するものであり、１８
−０ないし１８−５はフリツプ・フロツプ、１９
はマルチプレクサをそれぞれ示している。第４図
に示すように、シフトレジスタがフリツプ・フロ
ツプ１８−０ないし１８−５をシリアルに接続し
て構成されている場合には、ｊ−５段からｊ段ま
でのスキヤンはフリツプ・フロツプ１８−０ない
し１８−５によつて与えられたスキヤン・アドレ
スによつて行うことが出来る。例えば、ｊ−５段
をスキヤンするときはフリツプ・フロツプ１８−
０をスキヤンし、ｊ段をスキヤンするときはフリ
ツプ・フロツプ１８−５をスキヤンすれば良い。
しかし、シフトレジスタが第３図に示すようにレ
ジスタ・フアイルを用いて構成されている場合に
は、シフトレジスタの段位置とレジスタ・フアイ
ル内のレジスタ番号とを１対１に対応せず、常に
カウンタの値との相対的対応関係となる。例え
ば、５番号のレジスタにデータが書込まれ、０番
目のレジスタからデータが読出されるときには、
シフトレジスタのｊ段目は０番目のレジスタであ
り、ｊ−５段目が５番目のレジスタに対応する。
次のシフト動作が行われると、５番目のレジスタ
はｊ−４段目となり、１サイクル前の対応とは異
なる。このように、常にシフトレジスタの段数と
レジスタ番号とは異なるため、従来技術において
は任意の段数をスキヤンしようとするとき、レジ
スタ・フアイルの書込アドレスを決めるカウンタ
の値に注目してレジスタ番号を決定していたが、
このような方式はスキヤン・アドレスがフローテ
イングになり、不便である。
の読出アドレスとスキヤン・アドレスとが１対１
に対応する場合には、非常に便利であるが、第３
図のようなレジスタ・フアイルを用いて構成され
たシフトレジスタについては下記の点に注意する
必要がある。第４図は通常のシフトレジスタに対
するスキヤンアウトを説明するものであり、１８
−０ないし１８−５はフリツプ・フロツプ、１９
はマルチプレクサをそれぞれ示している。第４図
に示すように、シフトレジスタがフリツプ・フロ
ツプ１８−０ないし１８−５をシリアルに接続し
て構成されている場合には、ｊ−５段からｊ段ま
でのスキヤンはフリツプ・フロツプ１８−０ない
し１８−５によつて与えられたスキヤン・アドレ
スによつて行うことが出来る。例えば、ｊ−５段
をスキヤンするときはフリツプ・フロツプ１８−
０をスキヤンし、ｊ段をスキヤンするときはフリ
ツプ・フロツプ１８−５をスキヤンすれば良い。
しかし、シフトレジスタが第３図に示すようにレ
ジスタ・フアイルを用いて構成されている場合に
は、シフトレジスタの段位置とレジスタ・フアイ
ル内のレジスタ番号とを１対１に対応せず、常に
カウンタの値との相対的対応関係となる。例え
ば、５番号のレジスタにデータが書込まれ、０番
目のレジスタからデータが読出されるときには、
シフトレジスタのｊ段目は０番目のレジスタであ
り、ｊ−５段目が５番目のレジスタに対応する。
次のシフト動作が行われると、５番目のレジスタ
はｊ−４段目となり、１サイクル前の対応とは異
なる。このように、常にシフトレジスタの段数と
レジスタ番号とは異なるため、従来技術において
は任意の段数をスキヤンしようとするとき、レジ
スタ・フアイルの書込アドレスを決めるカウンタ
の値に注目してレジスタ番号を決定していたが、
このような方式はスキヤン・アドレスがフローテ
イングになり、不便である。
(3) 発明の目的
本発明は、上記の考察に基づくものであつて、
メモリとこのメモリの書込アドレスを指定するカ
ウンタとこのカウンタの値により任意の値ｋを減
じて読出アドレスを指定する減算器とより成る段
数ｋのシフトレジスタに対するスキヤンアウト
を、上記カウンタの値を知ることなく、シフトレ
ジスタの任意の段位置のデータをスキヤンアウト
できるようにしたスキヤンアウト方式を提供する
ことを目的としている。
メモリとこのメモリの書込アドレスを指定するカ
ウンタとこのカウンタの値により任意の値ｋを減
じて読出アドレスを指定する減算器とより成る段
数ｋのシフトレジスタに対するスキヤンアウト
を、上記カウンタの値を知ることなく、シフトレ
ジスタの任意の段位置のデータをスキヤンアウト
できるようにしたスキヤンアウト方式を提供する
ことを目的としている。
(4) 発明の構成
そしてそのため、本発明のスキヤンアウト方式
は、メモリと、該メモリの書込アドレスを指定す
るカウンタと、該カウンタのカウント値より任意
の値を減じて読出アドレスを指定する演算器とか
ら構成されるシフトレジスタに対するスキヤンア
ウト方式において、上記メモリの読出アドレスを
計算するための演算器の入力側に選択回路を設
け、上記選択回路に入力されるシフト段数を決め
る定数と、スキヤン・アドレスのいずれか一方
を、上記選択回路に入力されるスキヤン・許可信
号に応じて選択し、上記選択回路によつて選択出
力されるデータを上記演算器の入力端子に入力す
るようにしたことを特徴とするものである。
は、メモリと、該メモリの書込アドレスを指定す
るカウンタと、該カウンタのカウント値より任意
の値を減じて読出アドレスを指定する演算器とか
ら構成されるシフトレジスタに対するスキヤンア
ウト方式において、上記メモリの読出アドレスを
計算するための演算器の入力側に選択回路を設
け、上記選択回路に入力されるシフト段数を決め
る定数と、スキヤン・アドレスのいずれか一方
を、上記選択回路に入力されるスキヤン・許可信
号に応じて選択し、上記選択回路によつて選択出
力されるデータを上記演算器の入力端子に入力す
るようにしたことを特徴とするものである。
(5) 発明の実施例
以下、本発明を図面を参照しつつ説明する。
第５図は本発明によるスキヤンアウト方式の１
実施例を示すものである。
実施例を示すものである。
第５図において、２１はレジスタ・フアイル、
２２はカウンタ、２３は減算器、２４と２５はセ
レクタ、２６はレジスタ・フアイル２１への入力
データを保持するレジスタ、２７はレジスタ・フ
アイル２１からの出力データを保持するレジスタ
をそれぞれ示している。レジスタ・フアイル２１
は複数個のレジスタから構成されている。カウン
タ２２はレジスタ・フアイル２１への書込アドレ
スを示すものであり、例えば０ないし２n−１を
カウンタできるものである。レジスタ・フアイル
２１も当然０番地ないし２n−１番地を有してい
る。減算器２３は、カウンタ２２の他からセレク
タ２４の値を減算するものである。数値が３ビツ
トで表わされると仮定する。カウンタ２３の値が
“２”、セレクタ２４の出力が“３”のとき、カウ
ンタ２３の値からセレクタ２４の出力を減算する
と“−１”となるが、数値が３ビツトで表わされ
る場合には減算器２３は数値“６”を出力する。
減算器２３の出力が読出アドレスとなる。セレク
タ２４にはシフト段数ｋとスキヤン・アドレスｘ
がデータとして入力され、スキヤン許可信号が制
御情報として入力される。セレクタ２４は、スキ
ヤン許可信号がオフのときにはシフト段数ｋを出
力し、スキヤン許可信号がオンのときにはスキヤ
ン・アドレスｘを出力する。セレクタ２５には、
スキヤンアウト時にレジスタ・フアイル２１の読
出データおよびその他の回路ブロツクからのデー
タが入力される。セレクタ２５は、スキヤン・ア
ドレスｙに従つて複数の入力データの中の１個を
選択して出力する。
２２はカウンタ、２３は減算器、２４と２５はセ
レクタ、２６はレジスタ・フアイル２１への入力
データを保持するレジスタ、２７はレジスタ・フ
アイル２１からの出力データを保持するレジスタ
をそれぞれ示している。レジスタ・フアイル２１
は複数個のレジスタから構成されている。カウン
タ２２はレジスタ・フアイル２１への書込アドレ
スを示すものであり、例えば０ないし２n−１を
カウンタできるものである。レジスタ・フアイル
２１も当然０番地ないし２n−１番地を有してい
る。減算器２３は、カウンタ２２の他からセレク
タ２４の値を減算するものである。数値が３ビツ
トで表わされると仮定する。カウンタ２３の値が
“２”、セレクタ２４の出力が“３”のとき、カウ
ンタ２３の値からセレクタ２４の出力を減算する
と“−１”となるが、数値が３ビツトで表わされ
る場合には減算器２３は数値“６”を出力する。
減算器２３の出力が読出アドレスとなる。セレク
タ２４にはシフト段数ｋとスキヤン・アドレスｘ
がデータとして入力され、スキヤン許可信号が制
御情報として入力される。セレクタ２４は、スキ
ヤン許可信号がオフのときにはシフト段数ｋを出
力し、スキヤン許可信号がオンのときにはスキヤ
ン・アドレスｘを出力する。セレクタ２５には、
スキヤンアウト時にレジスタ・フアイル２１の読
出データおよびその他の回路ブロツクからのデー
タが入力される。セレクタ２５は、スキヤン・ア
ドレスｙに従つて複数の入力データの中の１個を
選択して出力する。
通常は第５図の実施例は下記のように動作す
る。いま、シフト段数ｋが“５”であり、カウン
タ２２の値も“５”であると仮定する。この場合
には、レジスタ・フアイル２１の５番目のレジス
タにデータが書込まれ、０番目のレジスタからデ
ータが読出されるが、第４図シフトレジスタのｊ
段目は０番目のレジスタに対応し、ｊ−１段は１
番目のレジスタに対応し、以下順にｊ−５段目は
第５番目のレジスタに対応する。
る。いま、シフト段数ｋが“５”であり、カウン
タ２２の値も“５”であると仮定する。この場合
には、レジスタ・フアイル２１の５番目のレジス
タにデータが書込まれ、０番目のレジスタからデ
ータが読出されるが、第４図シフトレジスタのｊ
段目は０番目のレジスタに対応し、ｊ−１段は１
番目のレジスタに対応し、以下順にｊ−５段目は
第５番目のレジスタに対応する。
スキヤンアウトを行うとき、セレクタ２４は、
減算器２３の入力としてシフト段数ｋの代りにス
キヤン・アドレスｘを入力する。カウンタ２２の
値が“５”のときｊ段目をスキヤンする場合には
０番目のレジスタを読出すことになる。したがつ
て、カウンタの値が“５”を示しているため、ス
キヤン・アドレスｘは“５”でなければならず、
ｊ−１段をスキヤンするときにはスキヤン・アド
レスｘは“４”となり、以下順にｊ−２段をスキ
ヤンするときはスキヤン・アドレスは“３”とな
り、ｊ−３段をスキヤンするときはスキヤン・ア
ドレスｘ“２”となり、ｊ−４段をスキヤンする
ときにはスキヤン・アドレスｘは“１”となり、
ｊ−５段をスキヤンするときはスキヤン・アドレ
スｘは“０”となる。
減算器２３の入力としてシフト段数ｋの代りにス
キヤン・アドレスｘを入力する。カウンタ２２の
値が“５”のときｊ段目をスキヤンする場合には
０番目のレジスタを読出すことになる。したがつ
て、カウンタの値が“５”を示しているため、ス
キヤン・アドレスｘは“５”でなければならず、
ｊ−１段をスキヤンするときにはスキヤン・アド
レスｘは“４”となり、以下順にｊ−２段をスキ
ヤンするときはスキヤン・アドレスは“３”とな
り、ｊ−３段をスキヤンするときはスキヤン・ア
ドレスｘ“２”となり、ｊ−４段をスキヤンする
ときにはスキヤン・アドレスｘは“１”となり、
ｊ−５段をスキヤンするときはスキヤン・アドレ
スｘは“０”となる。
次にシフト動作が行われると、カウンタ２２の
値は“６”となり、読出アドレスは“１”とな
る。このとき、ｊ段はレジスタ・フアイル２１の
１番目のレジスタとなり、ｊ−１段は２番目のレ
ジスタとなり、ｊ−２段はは３番目のレジスタと
なり、ｊ−３段は４番目のレジスタとなり、ｊ−
４段は５番目のレジスタとなり、ｊ−５段は６番
目のレジスタとなる。
値は“６”となり、読出アドレスは“１”とな
る。このとき、ｊ段はレジスタ・フアイル２１の
１番目のレジスタとなり、ｊ−１段は２番目のレ
ジスタとなり、ｊ−２段はは３番目のレジスタと
なり、ｊ−３段は４番目のレジスタとなり、ｊ−
４段は５番目のレジスタとなり、ｊ−５段は６番
目のレジスタとなる。
この状態において、前述したようなスキヤンを
行うと、スキヤン・アドレスｘが“５”のとき、
カウンタ２２は“６”を示しているので、読出ア
ドレスは“１”となるので、レジスタ・フアイル
２１の第１番目のレジスタ内容がスキヤンアウト
されて来る。この場合、１番目のレジスタはシフ
トレジスタのｊ段に対応している。同様にスキヤ
ン・アドレスｘが“４”のときは２番目のレジス
タのデータがスキヤンアウトされて来る。これは
ｊ−１段に対応している。以下同様に、スキヤ
ン・アドレスを“３”，“２”，“１”，“０”と変化
するにつれ、３番目、４番目、５番目、６番目の
レジスタのデータがスキヤンアウトされる。カウ
ンタ２１の値が“６”のときには、３番目、４番
目、５番目、６番目のレジスタはそれぞれｊ−２
段、ｊ−３段、ｊ−４段、ｊ−５段に対応してい
る。
行うと、スキヤン・アドレスｘが“５”のとき、
カウンタ２２は“６”を示しているので、読出ア
ドレスは“１”となるので、レジスタ・フアイル
２１の第１番目のレジスタ内容がスキヤンアウト
されて来る。この場合、１番目のレジスタはシフ
トレジスタのｊ段に対応している。同様にスキヤ
ン・アドレスｘが“４”のときは２番目のレジス
タのデータがスキヤンアウトされて来る。これは
ｊ−１段に対応している。以下同様に、スキヤ
ン・アドレスを“３”，“２”，“１”，“０”と変化
するにつれ、３番目、４番目、５番目、６番目の
レジスタのデータがスキヤンアウトされる。カウ
ンタ２１の値が“６”のときには、３番目、４番
目、５番目、６番目のレジスタはそれぞれｊ−２
段、ｊ−３段、ｊ−４段、ｊ−５段に対応してい
る。
(6) 発明の効果
以上の説明から明らかなように、本発明によれ
ば、スキヤン・アドレスはカウンタの値で修飾さ
れるため、カウンタの値を知ることなく、シフト
レジスタの任意の段をスキヤンアウトすることが
出来る。
ば、スキヤン・アドレスはカウンタの値で修飾さ
れるため、カウンタの値を知ることなく、シフト
レジスタの任意の段をスキヤンアウトすることが
出来る。
なお、説明では、レジスタ・フアイルの読出し
アドレスを修飾するのに減算器で説明して来た
が、加算器を用いた場合には、修飾定数としてレ
ジスタ・フアイルの段数の補数を入力すれば良い
ことは説明するまでもない。
アドレスを修飾するのに減算器で説明して来た
が、加算器を用いた場合には、修飾定数としてレ
ジスタ・フアイルの段数の補数を入力すれば良い
ことは説明するまでもない。
第１図はスキヤンアウトの概要を示す図、第２
図はメモリ又はレジスタ・フアイルのスキヤンア
ウト方式のブロツク図、第３図はレジスタ・フア
イルを用いて構成されたシフトレジスタに対する
従来のスキヤンアウト方式のブロツク図、第４図
はフリツプ・フロツプを直列接続して構成された
シフトレジスタに対するスキヤンアウト方式を示
す図、第５図は本発明によるスキヤンアウト方式
の１実施例のブロツク図である。 ２１……レジスタ・フアイル、２２……カウン
タ、２３……減算器、２４と２５……セレクタ、
２６……レジスタ・フアイル２１への入力データ
を保持するレジスタ、２７……レジスタ・フアイ
ル２１から出力データを保持するレジスタ。
図はメモリ又はレジスタ・フアイルのスキヤンア
ウト方式のブロツク図、第３図はレジスタ・フア
イルを用いて構成されたシフトレジスタに対する
従来のスキヤンアウト方式のブロツク図、第４図
はフリツプ・フロツプを直列接続して構成された
シフトレジスタに対するスキヤンアウト方式を示
す図、第５図は本発明によるスキヤンアウト方式
の１実施例のブロツク図である。 ２１……レジスタ・フアイル、２２……カウン
タ、２３……減算器、２４と２５……セレクタ、
２６……レジスタ・フアイル２１への入力データ
を保持するレジスタ、２７……レジスタ・フアイ
ル２１から出力データを保持するレジスタ。
Claims (1)
- １ メモリと、該メモリの書込アドレスを指定す
るカウンタと、該カウンタのカウント値より任意
の値を減じて読出アドレスを指定する演算器とか
ら構成されるシフト・レジスタに対するスキヤン
アウト方式において、上記メモリの読出アドレス
を計算するための演算器の入力側に選択回路を設
け、上記選択回路に入力されるシフト段数を決め
る定数とスキヤン・アドレスのいずれか一方を、
上記選択回路に入力されるスキヤン許可信号に応
じて選択し、上記選択回路によつて選択出力され
るデータを上記演算器の入力端子に入力するよう
にしたことを特徴とするスキヤンアウト方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196746A JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
| AU91088/82A AU539000B2 (en) | 1981-12-09 | 1982-12-02 | Scan-out system |
| US06/447,659 US4491935A (en) | 1981-12-09 | 1982-12-07 | Scan-out system |
| EP82306522A EP0081966B1 (en) | 1981-12-09 | 1982-12-07 | Scan-out circuitry |
| ES518009A ES518009A0 (es) | 1981-12-09 | 1982-12-07 | Conjunto sistematico de exploracion para un registro de desplazamiento. |
| DE8282306522T DE3277598D1 (en) | 1981-12-09 | 1982-12-07 | Scan-out circuitry |
| CA000417266A CA1181846A (en) | 1981-12-09 | 1982-12-08 | Scan-out system |
| BR8207131A BR8207131A (pt) | 1981-12-09 | 1982-12-08 | Sistema de exploracao metodo na fabricacao de componente usinado;processo de fabricar componente acabado;componente usinado |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196746A JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121458A JPS58121458A (ja) | 1983-07-19 |
| JPS6150340B2 true JPS6150340B2 (ja) | 1986-11-04 |
Family
ID=16362911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196746A Granted JPS58121458A (ja) | 1981-12-09 | 1981-12-09 | スキヤンアウト方式 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4491935A (ja) |
| EP (1) | EP0081966B1 (ja) |
| JP (1) | JPS58121458A (ja) |
| AU (1) | AU539000B2 (ja) |
| CA (1) | CA1181846A (ja) |
| DE (1) | DE3277598D1 (ja) |
| ES (1) | ES518009A0 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2564619B1 (fr) * | 1984-05-21 | 1986-09-26 | Enertec | Dispositif elementaire de traitement de donnees |
| DE3431785A1 (de) * | 1984-08-29 | 1986-03-13 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer einen nach dem warteschlangenprinzip arbeitenden steuerspeicher (fifo-speicher) |
| JPS63291134A (ja) * | 1987-05-22 | 1988-11-29 | Toshiba Corp | 論理集積回路 |
| US6128758A (en) * | 1998-05-20 | 2000-10-03 | National Semiconductor Corporation | Modular re-useable bus architecture |
| US6851080B1 (en) * | 1999-02-05 | 2005-02-01 | 3Com Corporation | Automatic activation of ASIC test mode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
| US4169289A (en) * | 1977-07-08 | 1979-09-25 | Bell Telephone Laboratories, Incorporated | Data processor with improved cyclic data buffer apparatus |
| JPS5853774B2 (ja) * | 1978-12-29 | 1983-12-01 | 株式会社日立製作所 | 情報処理装置 |
-
1981
- 1981-12-09 JP JP56196746A patent/JPS58121458A/ja active Granted
-
1982
- 1982-12-02 AU AU91088/82A patent/AU539000B2/en not_active Ceased
- 1982-12-07 DE DE8282306522T patent/DE3277598D1/de not_active Expired
- 1982-12-07 EP EP82306522A patent/EP0081966B1/en not_active Expired
- 1982-12-07 US US06/447,659 patent/US4491935A/en not_active Expired - Lifetime
- 1982-12-07 ES ES518009A patent/ES518009A0/es active Granted
- 1982-12-08 CA CA000417266A patent/CA1181846A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| AU9108882A (en) | 1983-06-16 |
| ES8401807A1 (es) | 1984-01-01 |
| JPS58121458A (ja) | 1983-07-19 |
| US4491935A (en) | 1985-01-01 |
| ES518009A0 (es) | 1984-01-01 |
| CA1181846A (en) | 1985-01-29 |
| DE3277598D1 (en) | 1987-12-10 |
| AU539000B2 (en) | 1984-09-06 |
| EP0081966B1 (en) | 1987-11-04 |
| EP0081966A2 (en) | 1983-06-22 |
| EP0081966A3 (en) | 1985-05-29 |
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