JP2760649B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2760649B2 JP2760649B2 JP2264991A JP26499190A JP2760649B2 JP 2760649 B2 JP2760649 B2 JP 2760649B2 JP 2264991 A JP2264991 A JP 2264991A JP 26499190 A JP26499190 A JP 26499190A JP 2760649 B2 JP2760649 B2 JP 2760649B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data word
- instruction
- rearrangement
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、データフォーマットの変換など、データ
語のビット順の並び替えを伴うデータ変換処理に好適な
情報処理装置に関する。
語のビット順の並び替えを伴うデータ変換処理に好適な
情報処理装置に関する。
（従来の技術） 情報処理装置によるデータ処理の１つに、データのビ
ット表現（フォーマット）の違い等に対応するために行
われるデータ変換処理がある。このデータ変換処理を効
率化することは、情報処理装置のデータ処理性能全体の
向上に対して重要であることが多い。
ット表現（フォーマット）の違い等に対応するために行
われるデータ変換処理がある。このデータ変換処理を効
率化することは、情報処理装置のデータ処理性能全体の
向上に対して重要であることが多い。
さて、データ変換処理においては、データ語内のビッ
トの並び順（ビット順、ビット配列）を他の並び順に変
更する処理が極めて重要である。従来、このようなデー
タ語のビット順を並び替える操作は、ビット単位のシフ
ト演算、論理演算（OR演算）の組合わせでプログラムさ
れていることが多かった。また、ある特定のビット順の
並び替えに対してだけ、専用のハードウェア回路を適用
して処理する場合もあった。
トの並び順（ビット順、ビット配列）を他の並び順に変
更する処理が極めて重要である。従来、このようなデー
タ語のビット順を並び替える操作は、ビット単位のシフ
ト演算、論理演算（OR演算）の組合わせでプログラムさ
れていることが多かった。また、ある特定のビット順の
並び替えに対してだけ、専用のハードウェア回路を適用
して処理する場合もあった。
（発明が解決しようとする課題） データ語のビット順を並び替えるのに、従来のよう
に、ビット単位のシフト演算、論理演算の組合わせでプ
ログラムする方式では、プログラムステップ数を多く要
するため、データ処理性能の向上が図れないという問題
があった。また、特定の並び替えだけを専用ハードウェ
ア回路で処理する方式は、一般性がなく、コストもかか
り、コンパイラなど言語プログラムから利用しにくいと
いう問題があった。
に、ビット単位のシフト演算、論理演算の組合わせでプ
ログラムする方式では、プログラムステップ数を多く要
するため、データ処理性能の向上が図れないという問題
があった。また、特定の並び替えだけを専用ハードウェ
ア回路で処理する方式は、一般性がなく、コストもかか
り、コンパイラなど言語プログラムから利用しにくいと
いう問題があった。
この発明は上記事情に鑑みてなされたものでその目的
は、データ語のビット順を任意の順に並び替えることが
１回の命令処理で高速に行える情報処理装置を提供する
ことある。
は、データ語のビット順を任意の順に並び替えることが
１回の命令処理で高速に行える情報処理装置を提供する
ことある。
［発明の構成］ （課題を解決するための手段） この発明は、データ語のビット順の並べ替えを指示す
る特定命令であって、並び替えの対象となるデータ語を
指定するための対象データ語指定情報および並べ替え後
のビット順を示すための並び替え情報を持つ特定命令を
含む各種命令を発行する命令発行手段と、この命令発行
手段により発行された命令が上記特定命令である場合に
起動されて、この特定命令の対象データ語指定情報で指
定されたデータ語を、この特定命令の並び替え情報の示
すビット順に並び替えるビット順並び替え回路と、この
ビット順並び替え回路を制御する並び替え制御ビット生
成手段とを備えたことを特徴とする。
る特定命令であって、並び替えの対象となるデータ語を
指定するための対象データ語指定情報および並べ替え後
のビット順を示すための並び替え情報を持つ特定命令を
含む各種命令を発行する命令発行手段と、この命令発行
手段により発行された命令が上記特定命令である場合に
起動されて、この特定命令の対象データ語指定情報で指
定されたデータ語を、この特定命令の並び替え情報の示
すビット順に並び替えるビット順並び替え回路と、この
ビット順並び替え回路を制御する並び替え制御ビット生
成手段とを備えたことを特徴とする。
また、この発明は、上記ビット順並び替え回路は、上
記特定命令の対象データ語指定情報で指定されたデータ
語を保持する第１のデータ語保持手段と、このデータ語
保持手段に保持されたデータ語に対する並び替え後のデ
ータ語を保持する第２のデータ語保持手段と、１ビット
の第１および第２の入力と１ビットの第１および第２の
出力を有し、上記第１および第２の入力にそれぞれ入力
されるビットを、そのまま或いはビット位置を交換して
上記第１および第２の出力に出力する複数の２ビット交
換器であって、上記第１および第２のデータ語保持手段
の各２ビットのビット位置を単位にそれぞれ多段に設け
られた複数の２ビット交換器とで構成したことを特徴と
する。ここで、上記複数の２ビット交換器からなる構成
においては、上記第１のデータ語保持手段に保持された
データ語の各ビットが、各段毎に、その段の上記各２ビ
ット交換器により、そのまま或いはビット位置を交換さ
れて順次後段に出力されることで、上記第２のデータ語
保持手段のそれぞれ異なる任意のビット位置に導かれる
ように、段相互間で前段側の上記２ビット交換器の第１
および第２の出力が後段側のそれぞれ異なる上記２ビッ
ト交換器の第１または第２の入力に接続されている。
記特定命令の対象データ語指定情報で指定されたデータ
語を保持する第１のデータ語保持手段と、このデータ語
保持手段に保持されたデータ語に対する並び替え後のデ
ータ語を保持する第２のデータ語保持手段と、１ビット
の第１および第２の入力と１ビットの第１および第２の
出力を有し、上記第１および第２の入力にそれぞれ入力
されるビットを、そのまま或いはビット位置を交換して
上記第１および第２の出力に出力する複数の２ビット交
換器であって、上記第１および第２のデータ語保持手段
の各２ビットのビット位置を単位にそれぞれ多段に設け
られた複数の２ビット交換器とで構成したことを特徴と
する。ここで、上記複数の２ビット交換器からなる構成
においては、上記第１のデータ語保持手段に保持された
データ語の各ビットが、各段毎に、その段の上記各２ビ
ット交換器により、そのまま或いはビット位置を交換さ
れて順次後段に出力されることで、上記第２のデータ語
保持手段のそれぞれ異なる任意のビット位置に導かれる
ように、段相互間で前段側の上記２ビット交換器の第１
および第２の出力が後段側のそれぞれ異なる上記２ビッ
ト交換器の第１または第２の入力に接続されている。
また、この発明においては、上記第１のデータ語保持
手段に保持されたデータ語が上記特定命令の並び替え情
報の示すビット順に並び替えられるように上記複数の２
ビット交換器を制御する同数の並び替え制御ビットを、
上記並び替え制御ビット生成手段により当該並び替え情
報に基づいて生成することを特徴とする。
手段に保持されたデータ語が上記特定命令の並び替え情
報の示すビット順に並び替えられるように上記複数の２
ビット交換器を制御する同数の並び替え制御ビットを、
上記並び替え制御ビット生成手段により当該並び替え情
報に基づいて生成することを特徴とする。
（作用） 上記の構成によれば、命令発行手段によりデータ語の
ビット順の並び替えを指示する特定命令が発行される
と、ビット順並び替え回数が起動される。ここで、実行
命令には、ビット並び替えの対象となるデータ語を指定
する対象データ語指定情報と、ビット並び替え後のビッ
ト順が任意に指定可能な並び替え情報が設けられてお
り、対象データ語指定情報で指定されたデータ語はビッ
ト順並び替え回路内の第１のデータ語保持手段（入力デ
ータバッファ）に保持される。また、並び替え制御ビッ
ト生成手段では、上記対象データ語指定情報で指定され
たデータ語がビット順並び替え回路により上記並び替え
情報の示すビット順に並び替えられるように当該ビット
順並び替え回路内の上記複数の２ビット交換器を制御す
る同数の並び替え制御ビットが生成される。この各並び
替え制御ビットは、それぞれ対応する２ビット交換器に
供給される。これにより、各２ビット交換器は、第１お
よび第２の入力にそれぞれ入力されるビットを、そのま
ま或いはビット位置を交換して第１および第２の出力よ
り出力する動作を行う。この結果、第１のデータ語保持
手段に保持されたデータ語の各ビットは、各段毎に、そ
の段の上記各２ビット交換器により、そのまま或いはビ
ット位置を交換されて順次後段に出力されて、第２のデ
ータ語保持手段内の上記並び替え情報の示すビット位置
にそれぞれ導かれる。このように上記の構成において
は、特定命令中の並び替え情報の指定により、データ語
のビット順を任意の順に並び替えることができる。
ビット順の並び替えを指示する特定命令が発行される
と、ビット順並び替え回数が起動される。ここで、実行
命令には、ビット並び替えの対象となるデータ語を指定
する対象データ語指定情報と、ビット並び替え後のビッ
ト順が任意に指定可能な並び替え情報が設けられてお
り、対象データ語指定情報で指定されたデータ語はビッ
ト順並び替え回路内の第１のデータ語保持手段（入力デ
ータバッファ）に保持される。また、並び替え制御ビッ
ト生成手段では、上記対象データ語指定情報で指定され
たデータ語がビット順並び替え回路により上記並び替え
情報の示すビット順に並び替えられるように当該ビット
順並び替え回路内の上記複数の２ビット交換器を制御す
る同数の並び替え制御ビットが生成される。この各並び
替え制御ビットは、それぞれ対応する２ビット交換器に
供給される。これにより、各２ビット交換器は、第１お
よび第２の入力にそれぞれ入力されるビットを、そのま
ま或いはビット位置を交換して第１および第２の出力よ
り出力する動作を行う。この結果、第１のデータ語保持
手段に保持されたデータ語の各ビットは、各段毎に、そ
の段の上記各２ビット交換器により、そのまま或いはビ
ット位置を交換されて順次後段に出力されて、第２のデ
ータ語保持手段内の上記並び替え情報の示すビット位置
にそれぞれ導かれる。このように上記の構成において
は、特定命令中の並び替え情報の指定により、データ語
のビット順を任意の順に並び替えることができる。
（実施例） 第１図はこの発明の一実施例に係る情報処理装置のブ
ロック構成を示す。同図において、10は各種プログラ
ム、データ等が格納される主メモリ、11は主メモリ10に
格納されているプログラムを構成する各種の命令語（機
械語命令）の１つであるビット順列変換命令である。こ
のビット順列変換命令11は、データ語のビット順を任意
の順に並べ替えることを指示する機械語命令であり、第
２図に示すように、ビット順の並べ替えを指示するOPコ
ード（オペレーションコード）、並べ替えの対象となる
データ語が格納されているレジスタ（ソースレジスタ）
を指定するソースレジスタ指定情報（SR指定情報）、並
び替え後のデータ語の格納先レジスタ（デスティネーシ
ョンレジスタ）を指定するデスティネーションレジスタ
指定情報（DR指定情報）、および並び替え後のビット順
を示すための並び替え情報を持つ。
ロック構成を示す。同図において、10は各種プログラ
ム、データ等が格納される主メモリ、11は主メモリ10に
格納されているプログラムを構成する各種の命令語（機
械語命令）の１つであるビット順列変換命令である。こ
のビット順列変換命令11は、データ語のビット順を任意
の順に並べ替えることを指示する機械語命令であり、第
２図に示すように、ビット順の並べ替えを指示するOPコ
ード（オペレーションコード）、並べ替えの対象となる
データ語が格納されているレジスタ（ソースレジスタ）
を指定するソースレジスタ指定情報（SR指定情報）、並
び替え後のデータ語の格納先レジスタ（デスティネーシ
ョンレジスタ）を指定するデスティネーションレジスタ
指定情報（DR指定情報）、および並び替え後のビット順
を示すための並び替え情報を持つ。
20は主メモリ10に格納されているプログラムの実行・
制御を司るCPU、30は主メモリ10およびCPU20を相互接続
するためのバスである。CPU20は、レジスタの群からな
るレジスタファイル21と、加減算などの演算（ここでは
８ビット演算）を実行する演算器22と、データ語（ここ
では８ビット）のビット順の並び替えを後述する並び替
え制御ビットC0〜C23に従って高速に実行する専用のハ
ードウェア回路であるビット順並び替え回路23とを有し
ている。CPU20はまた、レジスタファイル21から読出さ
れるデータ語を演算器22またはビット順並び替え回路23
のいずれか一方に選択出力するデマルチプレクサ（DEMU
X）24と、演算器22またはビット順並び替え回路23の出
力のいずれか一方を選択してレジスタファイル21に出力
するマルチプレクサ（MUX）25とを有している。CPU20は
更に、主ッモリ10からバス30を介して読出される実行対
象命令語を保持するための命令レジスタ26と、この命令
レジスタ26に保持されている命令語をデコードし、同命
令語を実行するのに必要な各種制御信号を生成する命令
デコーダ27とを有している。命令デコーダ27は、命令レ
ジスタ26に保持されている命令語がビット順列変換命令
11の場合、ビット順並び替え回路23を制御するための同
命令11中の並び替え情報に対応する並び替え制御ビット
C0〜C23を生成すると共に、SR情報で指定されるレジス
タのデータ語をレジスタファイル21から取出してデマル
チプレクサ24経由でビット順並び替え回路23に入力し、
このビット順並び替え回路23から出力されるデータ語を
DR情報で指定されるレジスタファイル21内レジスタにマ
ルチプレクサ25経由で入力するのに必要な制御信号群28
を生成するようになっている。
制御を司るCPU、30は主メモリ10およびCPU20を相互接続
するためのバスである。CPU20は、レジスタの群からな
るレジスタファイル21と、加減算などの演算（ここでは
８ビット演算）を実行する演算器22と、データ語（ここ
では８ビット）のビット順の並び替えを後述する並び替
え制御ビットC0〜C23に従って高速に実行する専用のハ
ードウェア回路であるビット順並び替え回路23とを有し
ている。CPU20はまた、レジスタファイル21から読出さ
れるデータ語を演算器22またはビット順並び替え回路23
のいずれか一方に選択出力するデマルチプレクサ（DEMU
X）24と、演算器22またはビット順並び替え回路23の出
力のいずれか一方を選択してレジスタファイル21に出力
するマルチプレクサ（MUX）25とを有している。CPU20は
更に、主ッモリ10からバス30を介して読出される実行対
象命令語を保持するための命令レジスタ26と、この命令
レジスタ26に保持されている命令語をデコードし、同命
令語を実行するのに必要な各種制御信号を生成する命令
デコーダ27とを有している。命令デコーダ27は、命令レ
ジスタ26に保持されている命令語がビット順列変換命令
11の場合、ビット順並び替え回路23を制御するための同
命令11中の並び替え情報に対応する並び替え制御ビット
C0〜C23を生成すると共に、SR情報で指定されるレジス
タのデータ語をレジスタファイル21から取出してデマル
チプレクサ24経由でビット順並び替え回路23に入力し、
このビット順並び替え回路23から出力されるデータ語を
DR情報で指定されるレジスタファイル21内レジスタにマ
ルチプレクサ25経由で入力するのに必要な制御信号群28
を生成するようになっている。
第３図は上記ビット順並び替え回路23の内部構成を示
す。ビット順並び替え回路23は、第１図に示すデマルチ
プレクサ（DEMUX）24から出力される８ビットデータ語
（b0〜b7）を一時保持する入力データバッファ41と、第
１図に示す命令デコーダ27から出力される並び替え制御
ビットC0〜C23を一時保持する並び替え制御データバッ
ファ42とを有している。ビット順並び替え回路23は更
に、入力データバッファ41に保持されているデータ語の
ビット順を並び替え制御データバッファ（42の出力（並
び替え制御ビットC0〜C23）に従って並び替えるための2
4個の２ビット交換器E0〜E23と、並び替え後の８ビット
データ語を一時保持する出力データバッファ43とを有し
ている。各２ビット交換器Ei（ｉ＝０〜23）は、それぞ
れ１ビットの左側入力IL,右側入力IRと、１ビットの左
側出力OL,右側出力ORと、並び替え制御ビットCiが入力
される１ビットの制御入力とを持ち、Ci＝“0"のときは
IL→OL,IR→ORのように左右のビット交換を行わず、Ci
＝“1"のときはIL→OR,IL→OLのように左右のビット交
換を行うようになっている。
す。ビット順並び替え回路23は、第１図に示すデマルチ
プレクサ（DEMUX）24から出力される８ビットデータ語
（b0〜b7）を一時保持する入力データバッファ41と、第
１図に示す命令デコーダ27から出力される並び替え制御
ビットC0〜C23を一時保持する並び替え制御データバッ
ファ42とを有している。ビット順並び替え回路23は更
に、入力データバッファ41に保持されているデータ語の
ビット順を並び替え制御データバッファ（42の出力（並
び替え制御ビットC0〜C23）に従って並び替えるための2
4個の２ビット交換器E0〜E23と、並び替え後の８ビット
データ語を一時保持する出力データバッファ43とを有し
ている。各２ビット交換器Ei（ｉ＝０〜23）は、それぞ
れ１ビットの左側入力IL,右側入力IRと、１ビットの左
側出力OL,右側出力ORと、並び替え制御ビットCiが入力
される１ビットの制御入力とを持ち、Ci＝“0"のときは
IL→OL,IR→ORのように左右のビット交換を行わず、Ci
＝“1"のときはIL→OR,IL→OLのように左右のビット交
換を行うようになっている。
２ビット交換器E0,E1,E2,E3は、入力データバッファ4
1に保持されているデータ語のb7とb6,b5とb4,b3とb2,b1
とb0をそれぞれ左右入力とする。２ビット交換器E4,E5,
E6,E7は、２ビット交換器E0とE1の左側出力,2ビット交
換器E0とE1の右側出力,2ビット交換器E2とE3の左側出
力,2ビット交換器E2とE3の右側出力を、それぞれ左右入
力とする。２ビット交換器E8,E9,E10,E11は、２ビット
交換器E4とE5の左側出力,2ビット交換器E4とE5の右側出
力,2ビット交換器E6とE7の左側出力,2ビット交換器E6と
E7の右側出力を、それぞれ左右入力とする。２ビット交
換器E12,E13,E14,E15は、２ビット交換器E8とE10の左側
出力,2ビット交換器E8とE10の右側出力,2ビット交換器E
9とE11の左側出力,2ビット交換器E9とE11の右側出力
を、それぞれ左右入力とする。２ビット交換器E16,E17,
E18,E19は、２ビット交換器E12とE14の左側出力,2ビッ
ト交換器E13とE15の左側出力,2ビット交換器E12とE14の
右側出力,2ビット交換器E13とE15の右側出力を、それぞ
れ左右入力とする。２ビット交換器E20,E21,E22,E23
は、２ビット交換器E16とE17の左側出力,2ビット交換器
E16とE17の右側出力,2ビット交換器E18とE19の左側出
力,2ビット交換器E18とE19の右側出力を、それぞれ左右
入力とする。
1に保持されているデータ語のb7とb6,b5とb4,b3とb2,b1
とb0をそれぞれ左右入力とする。２ビット交換器E4,E5,
E6,E7は、２ビット交換器E0とE1の左側出力,2ビット交
換器E0とE1の右側出力,2ビット交換器E2とE3の左側出
力,2ビット交換器E2とE3の右側出力を、それぞれ左右入
力とする。２ビット交換器E8,E9,E10,E11は、２ビット
交換器E4とE5の左側出力,2ビット交換器E4とE5の右側出
力,2ビット交換器E6とE7の左側出力,2ビット交換器E6と
E7の右側出力を、それぞれ左右入力とする。２ビット交
換器E12,E13,E14,E15は、２ビット交換器E8とE10の左側
出力,2ビット交換器E8とE10の右側出力,2ビット交換器E
9とE11の左側出力,2ビット交換器E9とE11の右側出力
を、それぞれ左右入力とする。２ビット交換器E16,E17,
E18,E19は、２ビット交換器E12とE14の左側出力,2ビッ
ト交換器E13とE15の左側出力,2ビット交換器E12とE14の
右側出力,2ビット交換器E13とE15の右側出力を、それぞ
れ左右入力とする。２ビット交換器E20,E21,E22,E23
は、２ビット交換器E16とE17の左側出力,2ビット交換器
E16とE17の右側出力,2ビット交換器E18とE19の左側出
力,2ビット交換器E18とE19の右側出力を、それぞれ左右
入力とする。
次に、この発明の一実施例の動作を説明する。
今、主メモリ10から第２図に示すフォーマットのビッ
ト順列変換命令11が読出され、バス30を介してCPU20内
の命令レジスタ26にロードされたものとする。命令デコ
ーダ27は、命令レジスタ26にロードされた命令語がビッ
ト順列変換命令11の場合、同命令11中の並び替え情報に
対応する並び替え制御ビットC0〜C23と、制御信号群28
を生成出力する。
ト順列変換命令11が読出され、バス30を介してCPU20内
の命令レジスタ26にロードされたものとする。命令デコ
ーダ27は、命令レジスタ26にロードされた命令語がビッ
ト順列変換命令11の場合、同命令11中の並び替え情報に
対応する並び替え制御ビットC0〜C23と、制御信号群28
を生成出力する。
命令デコーダ27から出力された制御信号群28には、ビ
ット順列変換命令11中のSR情報で示されるレジスタファ
イル21内のレジスタの８ビットデータ語を読出すための
制御信号が含まれており、この制御信号により対応する
レジスタファイル21内レジスタのデータ語がデマルチプ
レクサ（DMUX）24に読出される。デマルチプレクサ24
は、命令レジスタ26にロードされた命令語がビット順列
変換命令11の場合、レジスタファイル21から読出された
データ語を、制御信号群28中の所定信号に応じてビット
順並び替え回路23に選択出力する。
ット順列変換命令11中のSR情報で示されるレジスタファ
イル21内のレジスタの８ビットデータ語を読出すための
制御信号が含まれており、この制御信号により対応する
レジスタファイル21内レジスタのデータ語がデマルチプ
レクサ（DMUX）24に読出される。デマルチプレクサ24
は、命令レジスタ26にロードされた命令語がビット順列
変換命令11の場合、レジスタファイル21から読出された
データ語を、制御信号群28中の所定信号に応じてビット
順並び替え回路23に選択出力する。
デマルチプレクサ24によってビット順並び替え回路23
に選択出力されたデータ語、即ちレジスタファイル21か
ら読出されたビット順並び替えの対象となる８ビットデ
ータ語（b0〜b7）は、同回路23内の入力データバッファ
41に保持される。このビット順並び替え回路23内の並び
替え制御データバッファ42には、命令デコーダ27から生
成出力された並び替え制御ビットC0〜C23が保持され
る。並び替え制御データバッファ42に保持された並び替
え制御ビットC0〜C23は、ビット順並び替え回路23内の
２ビット交換器E0〜E23の制御入力に供給される。２ビ
ット交換器E0〜E23は、制御入力に供給される並び替え
制御ビットC0〜C23の論理値に応じ、IL→OR,IR→OLのよ
うに左右のビット交換を行うか、或いはIL→OL,IR→OR
のように左右のビット交換を行わずにそのまま出力する
か、いずれか一方の動作を行う。この２ビット交換器E0
〜E23の動作により、入力データバッファ41に保持され
た８ビットのデータ語b0〜b7は、並び替え制御ビットC0
〜C23で指定されるビット順に交換され、データ語B0〜B
7として出力データバッファ43に保持される。第３図の
ビット順並び替え回路23の例では、並び替え制御ビット
C0〜C23のうち例えばC3だけが“1"であれば、データ語b
0〜b7のビット順はb0とb1が入れ替えられてb1 b0 b2 b3
b4 b5 b6 b7に変換され、並び替え制御ビットC0〜C23
のうち例えばC16〜C19だけが“0"であれば、データ語b0
〜b7のビット順は逆順となってb7 b6 b5 b4 b3 b2 b1 b
0に変換される。
に選択出力されたデータ語、即ちレジスタファイル21か
ら読出されたビット順並び替えの対象となる８ビットデ
ータ語（b0〜b7）は、同回路23内の入力データバッファ
41に保持される。このビット順並び替え回路23内の並び
替え制御データバッファ42には、命令デコーダ27から生
成出力された並び替え制御ビットC0〜C23が保持され
る。並び替え制御データバッファ42に保持された並び替
え制御ビットC0〜C23は、ビット順並び替え回路23内の
２ビット交換器E0〜E23の制御入力に供給される。２ビ
ット交換器E0〜E23は、制御入力に供給される並び替え
制御ビットC0〜C23の論理値に応じ、IL→OR,IR→OLのよ
うに左右のビット交換を行うか、或いはIL→OL,IR→OR
のように左右のビット交換を行わずにそのまま出力する
か、いずれか一方の動作を行う。この２ビット交換器E0
〜E23の動作により、入力データバッファ41に保持され
た８ビットのデータ語b0〜b7は、並び替え制御ビットC0
〜C23で指定されるビット順に交換され、データ語B0〜B
7として出力データバッファ43に保持される。第３図の
ビット順並び替え回路23の例では、並び替え制御ビット
C0〜C23のうち例えばC3だけが“1"であれば、データ語b
0〜b7のビット順はb0とb1が入れ替えられてb1 b0 b2 b3
b4 b5 b6 b7に変換され、並び替え制御ビットC0〜C23
のうち例えばC16〜C19だけが“0"であれば、データ語b0
〜b7のビット順は逆順となってb7 b6 b5 b4 b3 b2 b1 b
0に変換される。
出力データバッファ43に保持されたビット順並び替え
後のデータ語は、マルチプレクサ25によりレジスタファ
イル21に選択出力され、命令レジスタ26に保持されてい
るビット順列変換命令11のDR情報で指定されるレジスタ
に書込まれる。
後のデータ語は、マルチプレクサ25によりレジスタファ
イル21に選択出力され、命令レジスタ26に保持されてい
るビット順列変換命令11のDR情報で指定されるレジスタ
に書込まれる。
なお、前記実施例では、ビット順並び替え回路23に与
えられる並び替え制御ビットC0〜C23が命令デコーダ27
によって生成されるものとして説明したが、ビット順列
変換命令11中の並び替え情報がそのまま並び替え制御ビ
ットC0〜C23として用いられる構成とすることも可能で
ある。
えられる並び替え制御ビットC0〜C23が命令デコーダ27
によって生成されるものとして説明したが、ビット順列
変換命令11中の並び替え情報がそのまま並び替え制御ビ
ットC0〜C23として用いられる構成とすることも可能で
ある。
また、前記実施例では、８ビットデータ語のビット順
の並び替えについて説明したが、本発明はそれ以外のビ
ット構成のデータ語のビット順の並び替えにも応用でき
る。また、本発明は、データフォーマットの変換のため
のビット順並べ替え以外にも、画像処理、図形処理にお
けるビット操作にも同様に適用できる。
の並び替えについて説明したが、本発明はそれ以外のビ
ット構成のデータ語のビット順の並び替えにも応用でき
る。また、本発明は、データフォーマットの変換のため
のビット順並べ替え以外にも、画像処理、図形処理にお
けるビット操作にも同様に適用できる。
［発明の効果］ 以上詳述したようにこの発明によれば、データ語のビ
ット順の並び替えを指示する特定命令であって、並び替
え後のビット順を示すための並び替え情報を持つ特定命
令を用意すると共に、この特定命令が発行された場合に
起動されて、同命令により指定されたデータ語を同命令
中の並び替え情報の示すビット順に替えるビット順並び
替え回路を備えた構成とすることにより、データ語のビ
ット順を任意の順に並び替えることが１回の命令処理で
行えるようになり、並び替え処理の高速化と処理ステッ
プ数の大幅な削減とを図ることができる。
ット順の並び替えを指示する特定命令であって、並び替
え後のビット順を示すための並び替え情報を持つ特定命
令を用意すると共に、この特定命令が発行された場合に
起動されて、同命令により指定されたデータ語を同命令
中の並び替え情報の示すビット順に替えるビット順並び
替え回路を備えた構成とすることにより、データ語のビ
ット順を任意の順に並び替えることが１回の命令処理で
行えるようになり、並び替え処理の高速化と処理ステッ
プ数の大幅な削減とを図ることができる。
第１図はこの発明の一実施例に係る情報処理装置のブロ
ック構成図、第２図は第１図に示すビット順列変換命令
11のフォーマットを示す図、第３図は第１図に示すビッ
ト順並び替え回路23の内部構成を示す図である。 10……主メモリ、11……ビット順列変換命令、20……CP
U、21……レジスタファイル、23……ビット順並び替え
回路、26……命令レジスタ、27……命令デコーダ（並び
替え制御ビット生成手段）、E0〜E23……２ビット交換
器。
ック構成図、第２図は第１図に示すビット順列変換命令
11のフォーマットを示す図、第３図は第１図に示すビッ
ト順並び替え回路23の内部構成を示す図である。 10……主メモリ、11……ビット順列変換命令、20……CP
U、21……レジスタファイル、23……ビット順並び替え
回路、26……命令レジスタ、27……命令デコーダ（並び
替え制御ビット生成手段）、E0〜E23……２ビット交換
器。
Claims (1)
- 【請求項１】データ語のビット順の並べ替えを指示する
特定命令であって、並び替えの対象となるデータ語を指
定するための対象データ語指定情報および並べ替え後の
ビット順を示すための並べ替え情報を持つ特定命令を含
む各種命令を発行する命令発行手段と、 この命令発行手段により発行された命令が上記特定命令
である場合に起動されて、この特定命令の上記対象デー
タ語指定情報で指定されたデータ語を、この特定命令の
上記並び替え情報の示すビット順に並び替えるビット順
並び替え回路と、 このビット順並び替え回路を制御する並び替え制御ビッ
ト生成手段とを具備し、 上記ビット順並び替え回路は、上記特定命令の上記対象
データ語指定情報で指定されたデータ語を保持する第１
のデータ語保持手段と、このデータ語保持手段に保持さ
れたデータ語に対する並び替え後のデータ語を保持する
第２のデータ語保持手段と、１ビットの第１および第２
の入力と１ビットの第１および第２の出力を有し、上記
第１および第２の入力にそれぞれ入力されるビットを、
そのまま或いはビット位置を交換して上記第１および第
２の出力に出力する複数の２ビット交換器であって、上
記第１および第２のデータ語保持手段の各２ビットのビ
ット位置を単位にそれぞれ多段に設けられ、上記第１の
データ語保持手段に保持されたデータ語の各ビットが、
各段毎に、その段の上記各２ビット交換器により、その
まま或いはビット位置を交換されて順次後段に出力され
ることで、上記第２のデータ語保持手段のそれぞれ異な
る任意のビット位置に導かれるように、段相互間で前段
側の上記ビット交換器の第１および第２の出力が後段側
のそれぞれ異なる上記２ビット交換器の第１または第２
の入力に接続された複数の２ビット交換器とを備え、 上記並び替え制御ビット生成手段は、上記第１のデータ
語保持手段に保持されたデータ語が上記特定命令の上記
並び替え情報の示すビット順に並び替えられるように上
記複数の２ビット交換器を制御する同数の並び替え制御
ビットを上記並び替え情報に基づいて生成することを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264991A JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264991A JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142618A JPH04142618A (ja) | 1992-05-15 |
| JP2760649B2 true JP2760649B2 (ja) | 1998-06-04 |
Family
ID=17411049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264991A Expired - Fee Related JP2760649B2 (ja) | 1990-10-04 | 1990-10-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760649B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033032A (ja) * | 2010-07-30 | 2012-02-16 | Sony Corp | 情報処理装置および情報処理方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713014B2 (ja) * | 1975-02-20 | 1982-03-15 | ||
| JPS61223938A (ja) * | 1985-03-29 | 1986-10-04 | Canon Inc | 論理演算装置 |
| JPS6285325A (ja) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | 編集命令処理方式 |
| JPS6362065A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | デ−タ転送制御方式 |
-
1990
- 1990-10-04 JP JP2264991A patent/JP2760649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142618A (ja) | 1992-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0378830B1 (en) | Method and apparatus for handling multiple condition codes as for a parallel pipeline computer | |
| US4734877A (en) | Vector processing system | |
| JPH03286332A (ja) | デジタルデータ処理装置 | |
| JPH05150979A (ja) | 即値オペランド拡張方式 | |
| JP2760649B2 (ja) | 情報処理装置 | |
| JP2916605B2 (ja) | コンピュータ用プロセツサ | |
| JPH05274143A (ja) | 複合条件処理方式 | |
| US5854919A (en) | Processor and its operation processing method for processing operation having bit width exceeding data width of bit storage unit | |
| JPH073655B2 (ja) | 整理編集プロセツサ | |
| JP2793357B2 (ja) | 並列演算装置 | |
| JP2004334297A (ja) | 並列演算処理装置及び並列演算処理方法 | |
| KR960016401B1 (ko) | 레지스터 페이지 포인터를 이용한 레지스터 페이지간의 페이지 선택회로 | |
| JP2001357395A (ja) | 画像処理装置およびその方法 | |
| JP4107043B2 (ja) | 演算処理装置 | |
| JPS60128529A (ja) | マ−ジ処理器 | |
| JP3776652B2 (ja) | ベクトル演算装置 | |
| JPH03245223A (ja) | 演算装置 | |
| JP2667810B2 (ja) | ベクトル処理装置 | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JPH04175930A (ja) | データ処理装置 | |
| JPH03196257A (ja) | ベクトル処理装置 | |
| JPH0319570B2 (ja) | ||
| JPH0218732B2 (ja) | ||
| JPS63250738A (ja) | デ−タ処理用プロセツサ | |
| JPH0470987A (ja) | 並列データ処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |