JPH073655B2 - 整理編集プロセツサ - Google Patents

Description

【発明の詳細な説明】 関連する米国特許出願 本願に直接的にまたは間接的に関連する米国特許出願は
以下のとおりである： Gary E.Logsdon,et al.によって1984年６月５日に出願
され、かつ“変数を含まない適応可能な言語コードを用
いる２進的に方向付けられたグラフとして記憶された整
理編集プロセッサ評価プログラムに対する並列レジスタ
転送機構（Parallel Register Transfer Mechanism for
a Reduction Processor Evaluating Programs Stored
as Binary Directed Graphs Employing Variable−Free
Applicative Language Codes）”と題された特許出願
連続番号第617,531号；およびGary E.Logsdon,et al.に
よって1984年６月５日に出願され、かつ“変数を含まな
い適応可能な言語コードを用いる２進的に方向付けられ
たグラフとして記憶されたプログラムを評価する整理編
集プロセッサに対するグラフマネジャー（Graph Manage
r for a Reduction Processor Evaluating Programs St
ored as Binary Directed Graphs Employing Variable-
Free Applicative Language Codes）”と題された特許
出願連続番号第617,526号。

発明の背景 発明の分野 この発明は、２進的に方向付けられたグラフとして表わ
されたプログラムを評価するようにされたディジタルプ
ロセッサに対する並列レジスタ転送機構に関し、より特
定的には、同等のグラフの漸進的な置換によってそのよ
うなグラフを評価するプロセッサに関する。

先行技術の発明 今日の市場におけるほとんどのディジタルコンピュータ
は、John Von Neumannによって最初に仮定されたタイプ
のものであり、それらはコマンドの実行を逐次的に行な
っている。FORTRANおよびCOBOLのような、コンピュータ
をプログラムするための第１の高水準言語はこの構成を
反映しており、コンピュータによって実行されるべきア
ルゴリズムの設計とともに記憶の管理および制御の流れ
の管理の責任をプログラマに負わせていた。純LISPのよ
うな純粋に適応可能な言語は、プログラマをこれらの管
理の責任から解放することだけ、無条件言語とは異なっ
ている。

純LISPに代わるものは、David A.Turnerによって開発さ
れたセイントアンドリューススタティックランゲッジ
（Saint Andrews Static Language）すなわちSASLであ
る（SASL Language Manual. University of St. An
drews,1976）。“コンビネータ”と呼ばれるいくつかの
定数を導入することによって、この言語は、変数を含ま
ない表記法に変換される（D.A. Turner, “Ａ New Im
plementation Technique fof Applicative Languages",
Software−Practice and Experience,Vol.9,pp.31−49,
1979）。この表記法は、（引数として関数を使用しかつ
結果としてその関数を戻す）高次関数および（１つまた
はそれ以上の引数が規定されていないときでさえ結果を
戻す）厳密でない関数を取扱うのに特に有利である。

Turnerによって開発された実行手法は、プラス，マイナ
スなどのような１組の原始関数と、高次の厳密でない関
数である１組のコンビネータとを用いる。これらの演算
子は、置換の規則によって形式的に定義され、そのいく
つかの例は以下のとおりである。

Ｓ ｆ ｇ ｘ⇒ｆ ｘ （ｇ ｘ） Ｋ ｘ y ⇒ｘ Ｉ x ⇒ｘ Ｙ h ⇒ｈ（Ｙ ｈ） Ｃ ｆ ｘ y ⇒ｆ ｙ ｘ Ｂ ｆ ｇ ｘ ⇒ｆ（ｇ ｘ） cond ｐ ｘ ｙ⇒x,pが真の場合y,pが偽の場合 プラス ｍ ｎ⇒r,ここで、ｍおよびｎは、すでにある
数まで減少されておらなければならず、ｒはｍとｎとの
合計である。

他のコンビネータおよびそれらの定義は、上述のTurner
の刊行物において見出される。

このコンビネータの表記法は、２進的に方向付けられた
グラフとして都合良く表わされており、このグラフにお
いて、各ノードは、引数への関数の適用を表わしている
（これらのグラフは、最初の２つのコンビネータの名称
からSK−グラフとして知られている）。この置換の法則
はその後、グラフ変換ルールとして理解されており、こ
れらのグラフ（それゆえに、それらが表わすプログラ
ム）は、非常に簡単な特性のプロセッサによって、整理
編集とて知られている処理において評価される。そのよ
うな整理編集プロセッサは、“変数を含まない適応可能
な言語コードを用いるツリー状のグラフとして記憶され
たプログラムを実行するための整理編集プロセッサ（Re
duction Processor for Executing Programs Stored as
Treelike Graphs Employing Variable−Free Applicat
ivte Language Codes）”と題されたBolton et al.によ
る米国特許第4,447,875号において開示されている。

整理編集処理の詳細は、Turnerの論文において見出され
るが、簡単な例が有用である。第1A図ないし第1D図は、
SASLプログラムを表わすグラフの整理編集を描いてい
る。

サクセサ（successor）２ ここで、 サクセサｘ＝１＋ｘ このプログラムは、コンビネータの表現 CI2（プラス１） に翻訳（コンパイル）され、この表現は、第1A図のグラ
フによって表わされている。このグラフの連続的な変換
は、次のものを生じる。

Ｃルール（第1B図）を用いる、Ｉ（プラス１）２ Ｉルール（第1C図）を用いる、プラス12プラスルール
（第1D図）を用いる、３グラフを減少させるために実行
される置換は、レジスタファイルにおける一方のロケー
ションから他方のロケーションにシフトされる、ポイン
タおよびコンビネータコードのような、いくつかの異な
るデータの操作を要求する。上述のBolton et al.の出
願において開示された実施例において、各グラフ−整理
編集ステップは、レジスタ−ファイルの転送のシーケン
スを要求する。しかしながら、多くの場合、レジスタ間
で要求された転送は、結果として速度の増大をもたらし
ながら、同時に実行され得る。

これらの変換のうちの１つを実行した後に、プロセッサ
は、次の変換の位置（“リデックス （redex）”と呼
ばれる）を求めてグラフを横切らなければならない。こ
のサーチ期間中に、ノードは試験されかつノードの左側
がポインタまたはコンビネータを表わすかどうかを判断
するなどの、種々のテストが実行される。再度、Bolton
et al.の出願において開示された装置において、これ
らのテストは逐次的に行なわなければならないが：多く
の場合、これらのテストは同時に実行され得る。

この発明の目的は、一連の置換を介して２進的に方法付
けられたグラフの評価のための改善された処理システム
を提供することである。

この発明の他の目的は、いくつかの同時的なレジスタの
転送によって各置換が実行されるようなプロセッサを提
供することである。

さらに、この発明の他の目的は、制御セクションがファ
イルを構成する各レジスタ間のレジスタ内容の特定の同
時転送を選択するような整理編集プロセッサに対する改
善されたレジスタファイルおよび制御セクションを提供
することである。

発明の概要 上述の目的を達成するために、この発明は、適応可能な
言語の整理編集プロセッサに用いるためのレジスタファ
イルおよび制御セクションに存する。この制御セクショ
ンは、レジスタファイルにおける種々のレジスタに結合
されて条件を検出しかつ関数の置換に必要とされる種々
のレジスタ転送を選択する。

この発明の特徴は、２進的に方向付けられたグラフとし
て表わされる適応可能な言語のプログラムを評価するつ
もりである整理編集プロセッサに対する並列レジスタ転
送機構および制御セクションにある。

この発明の上述のおよび他の目的、利点および特徴は、
図面に関連して以下の明細書を調べることによって容易
に明白となるであろう。

発明の概略的な説明 この発明を利用するシステムは第２図に描かれている。
主要なエレメントはグラフマネジャー10であり、これは
減少されるべきグラフのいくつかのノードを蓄えかつこ
れらのノードを操作させてグラフの整理編集に必要な一
連の置換を実行させるデータセクションを含んでいる。
このシステムは、グラフのノードのすべてに対する記憶
をもたらすシステムメモリ11と、それが待機しているそ
のアドレスがグラフマネジャーによって用いられる未使
用のワードに対するシステムメモリをスキャンするアロ
ケータ12とを含んでいる。このアロケータはまた、待機
されているアドレス数の計数値を維持する。サービスプ
ロセッサ13は、ホストプロセッサ（図示せず）への広範
囲のデータ転送を支持し；それはまた浮動少数点演算能
力を提供している。

先行技術のシステムのグラフ整理編集手法に関する特定
の問題は、再度第1A図ないし第1D図を参照してより良好
に描かれている。第1A図におけるグラフの第1B図におけ
るグラフへの変換において、ノードｂの右側のセルの内
容は、ノードａの右側のセルに転送されなければなら
ず、ノードｃの右側のセルは、ノードｆの左側のセルに
転送されなければならず、さらにノードａの右側のセル
はノードｆの右側のセルに転送されなければならないと
いうことが評価されるてあろう。先行技術の整理編集プ
ロセッサにおいて、この一連の転送は、逐次的に実行さ
れ、同様の一連の転送が実行されて第1B図のグラフを第
1C図のグラフに減少させる。この発明の目的は、レジス
タ転送の各シーケンスがそれによって同時に実行され整
理編集処理の効率を高める並列レジスタ−転送機構を提
供することである。

先行技術のシステムに関する他の問題は、整理編集処理
を導く状態のテストに関している。第1A図のリデックス
が転送され得る間に、プロセッサは、いくつかの条件が
ホールドすることを判断しなければならない。先行技術
のプロセッサにおいて、これらの条件は逐次的にテスト
され、各テストの結果は、２−ウェイブランチの一方の
経路を選択するために用いられる。この発明の他の目的
は、いくつかの条件がそれによって同時にテストされて
マルチウェイブランチの単一経路を選択する条件テスト
機構を提供することである。

発明の詳細な説明 第２図のグラフマネジャー10は、第３図においてより詳
細に示されており、アロケータ12との通信を含んでい
る。このグラフマネジャーは、データセクション20と、
条件コンセントレータ21と、制御セクション22とを含ん
でいる。

データセクション20は、減少されているグラフの一部分
をストアし、かつその中の種々のレジスタ間でフィール
ドを同時に転送させる。これらのフィールドのうちのい
くつかの値は、以下に説明される理由で条件コンセント
レータ21に送られる。このデータセクションは、第４図
により詳細に示されており、さらにそのレジスタファイ
ルは第7A図ないし第7F図において詳細に示されている。

制御セクション22は、ステートマシンのためのマイクロ
プログラムがその中にストアされる書込可能な制御スト
ローブ22bを伴なった簡単なステートマシンである。マ
イクロ命令アドレスは、条件コンセントレータ21から受
取られた変位フィールドをつなぐことによって発生し、
制御レジスタ22aにおける次のアドレスフィールドはさ
らに選択されたマイクロ命令を受取る。

第４図に描かれている、第３図のデータセクション20の
構成は、レジスタファイル30を含み、このレジスタファ
イル30は、グラフの置換を実行するレジスタ間の並列転
送に対する基本的な機構でるあ。また、第４図に示され
ているのは経路バッファ50であり、これはレジスタファ
イル30にストアされたノードの前身をストアするために
用いられるスタックメモリである。レジスタファイルお
よび経路バッファの双方は、第7A図ないし第7F図に関連
して以下により完全に説明されている。第４図の演算ロ
ジックユニット32は、簡単な演算子を実行するが、バス
インターフェイスユニット31は、システムメモリおよび
システムの他のユニットと通信する。

第３図の条件コンセントレータ21は、第５図においてよ
り詳細に説明されている。それは、演算ロジックユニッ
ト32、アロケータ12およびサービスプロセッサ13から入
力を受取るとともに、正規のファイル30からも入力を受
取る。これらの入力は13の“条件グループ”に分類され
る。各カード（guard）ジェネレータ40aないし40mは、
条件グループを１組のカードにマッピングする。これ
は、以下により詳細に説明される。テストサイクル期間
中に、各ガードジェネレータは、そのガードのサブセッ
トをガードバス41に向け、このガードバス41は、優先順
位エンコーダ42への入力である16−ラインのオープンコ
レクタバスである。優先順位エンコーダの出力は４ビッ
ト幅であり、最も高い優先順位の真のガードを特定し、
ここでライン０上のガードは最も高い優先順位を有して
おり、ライン15上のガードは最も低い優先順位を有して
いる。この出力は、第３図の制御レジスタ22aからのベ
ースアドレスとつながって制御記憶装置22bにおいて次
のマイクロ命令のアドレスを発生する変位値として用い
られる。

ノードフォーマット 上述のように、第６図は、SK−グラフのノードが、シス
テムメモリ11と、レジスタファイル30の種々のレジスタ
と、経路バッファ50との中に存在するフォーマットを描
いている。各ノードは、４ビットのノード−タイプのフ
ィールド（NT）と、各30ビットの左および右側のセルの
フィールド（LCおよびRC）とを含んでいる。左側および
右側のセルのフィールドはさらに、２ビットのセル−タ
イプのフィールド（CT）と、４ビットのサブタイプフィ
ールド（ST）と、24ビットの内容フィールド（Ｃ）とに
細別される。種々のSK演算子および値は、これらのフィ
ールドの特定の値の組合わせとしてコード化される。

並列レジスタ−転送機構 第４図に描かれたデータセクションのレジスタファイル
31は、相互接続ネットワーク59の要約された表現ととも
に第7A図に詳細に示されている。総合的な相互接続ネッ
トワークを形成するようにその上に張られた実際には４
つのクロスバーネットワークであるネットワーク59の複
雑さのために、この表現は要約されている。第7C図ない
し第7F図は、別々のクロスバーネットワークの各々に対
する現実の出所および行先を示すテーブルであり、第7B
図は、以下により完全に示されるように、これらのネッ
トワークの複合物を表わすテーブルである。

レジスタR,FおよびNNAを除いて、第7A図のレジスタは、
第６図に示されたタイプのノードを保持するように設計
されている。バッファレジスタB0−B3（レジスタ51a−
c,52a−c,53a−c,54a−ｃ）は、各々１つのノードをス
トアし、さらに、通常は、減少されているグラフのリデ
ックスを含んでいる。レジスタＴ（55a−ｃ）はまた、
１つのノードをストアし、さらに複雑な変換期間中に一
時的な記憶手段として用いられる。前述のように、経路
バッファ（50a−ｃ）は、データセクションにおけるノ
ードの前身であるノードを保持するために用いられるス
タックメモリである。この経路バッファは、最大で2048
のノードを保持することができる。

ＦおよびＲ（レジスタ56および57）は、各々１つのセル
をストアし、さらにグラフの通過期間中に主に用いら
れ、NNA（レジスタ58）は、未使用のノードのアドレス
をストアし、さらに24ビット幅である。

これらのレジスタに加えて、レジスタファイルの中への
およびレジスタファイルから外へのいくつかのバスが存
在し、さらにこれらは第7B図ないし第7F図において説明
されている。バッファポート（BPバス60）は、バッファ
レジスタB3から経路バッファへノードを転送するのに用
いられる双方向ポートである。BPバス60はまた、経路バ
ッファからB3またはＴレジスタへノードを転送するのに
用いられる。どのサイクルの期間中にも、BPバス60は、
データセクションの中へまたはデータセクションの外へ
データを転送することができるが、双方を実行すること
はできない。

データポート（DPバス61）は、外部データバスとレジス
タファイルとの間でノードを転送するために用いられる
双方向ポートである。このポートを含むデータ転送は、
データポートが出所および行先に同時になることができ
ないということを除いて、レジスタとの転送と同じであ
る。中でも、データポート61は、システムメモリへのポ
ートとして機能する。

アドレスポート（ABバス62）は、内容フィールドをアド
レスバスに転送するのに用いられる単方向ポートであ
る。このポートにおけるデータは、システムメモリをア
ドレスするために用いられる。このポートを含むデータ
転送は、アドレスポートが行先にしかなり得ないという
ことを除いて、レジスタとの転送と同一である。

新しいノードポート（NNPバス64）は、NNAレジスタ58
を、その前身によってもたらされたアドレスで満たすた
めに用いられる単方向ポートである。このポートは、デ
ータセクションにおける他のどのレジタによってもアク
セスすることはできない。

相互接続ネットワーク59の機能は、もちろん、データセ
クションのレジスタおよびポートを相互接続することで
ある。上述のように、第7A図は、ネットワーク59が４つ
のクロスバーネットワークで現実に構成され、その各々
それ自身の出所、行先および制御の組を有しているとい
うように要約されている。これらのクロスバーの１つに
おける各行先は、その入力においてｎ−入力マルチプレ
クサを有しており、ここでｎは、その行先に対する可能
な出所の数に等しい。各マルチプレクサに対する別々の
制御情報は、制御レジスタ22aによって与えられる。こ
の態様で、それぞれの行先は、その内容を同時に受取
り、さらにどのレジスタも１つ以上の行先に対する出所
となり得る。

相互接続ネットワークを構成する４つのクロスバーネッ
トワークは、ノードタイプ（第7C図）、セルタイプ（第
7D図）、サブタイプ（第7E図）および内容（第7F図）ネ
ットワークである。第7B図は、これらの４つのネットワ
ークの複合物である。これらの図は、各ネットワークの
接続パターンを示している。行先は、テーブルの最上部
に表示された列である。出所はテーブルの行を形成し、
さらに左側に表示されている。Ｘは、出所と行先との間
の接続を示している。たとえば、第7B図において、NNA
列を下方に読んでいくと、第7A図のNNAレジスタ58が１
つの出所、すなわちNNPバス64のみを有しているという
ことが判断され得る。逆に、行を横切って読むことによ
って、いずれかの特定の出所に対して許された行先が判
断され得る。

条件コンセントレータ機構 第５図に示された条件コンセントレータは、16に達する
ガードを同時にテストし、このテストの結果に従ってマ
ルチウェイブランチのうちから１つの経路を選択する。
マシンの他の部分からの信号は、13の条件グループに分
類され、これはガードジェネレータ40a−ｍへの入力と
して機能する。これらの信号の例は、データセクション
レジスタB0−B3（第7A図におけるレジスタ51a−54a）か
らのノードタイプフィールド、レジスタB0,RC−B3,RC
（レジスタ51c−54c）からのセル−タイプおよびサブタ
イプフィールド、およびALUからの条件コードを含んで
いる。

各ガードジェネレータは、その入力から１組のガードを
発生する。このガードは単に、選択された項の積のブー
ル代数の和である。たとえば、そのメンバーとして項A,
BおよびＣを有する条件グループを考える。このグルー
プから発生し得るガードは、次のものを含む。

Ａ AND Ｂ AND Ｃ Ａ OR Ｂ OR Ｃ （Ａ AND Ｂ） OR （Ａ AND Ｃ） （/A AND /B） OR /C 各ガードジェネレータ出力は、ガードバス41における16
のラインのうちの１つに接続されている。制御レジスタ
22aからの各ガードジェネレータへの制御入力は、能動
化されるべき出力を選択する。ガードバス41はオープン
コレクタバスであるので、いくつかのガードジェネレー
タは、同一ライン上のガードを同時に能動化することが
でき、これによって個別的な条件グループからの個々の
ガードの総和であるガードを許容する。各ジェネレータ
におけるガードに対する組合わせの方程式は、用いられ
る特定のマイクロプログラムの関数であり、さらにマイ
クロプログラムがコンパイルされるときに決定される。

ガードバス41は、優先順位エンコーダ42への入力であ
る。このエンコードの出力は、バス41上の最も高い優先
順位の真のガードを特定する４ビット変位44であり、こ
こでライン０は最も高い優先順位を有しておりかつライ
ン15は最も低い優先順位を有している。この変位は、制
御レジスタ22aからのベースアドレスに結合されて次の
マイクロ命令のアドレスを得る。この方法で、16−ウェ
イに達するブランチが１つの命令サイクルで実行され得
る。

結論 ２進的に方向付けられたグラフとしてストアされた変数
を含まない適応可能な言語の表現を評価するのに用いら
れる並列レジスタ−転送機構および制御セクションが以
上のように開示された。この表現は、その結果が得られ
るまで一連の変換を介して減少される。整理編集処理期
間中に、プロセッサはメモリへおよびメモリからノード
を転送し、これらのノード上で種々のオペレーションを
実行する。このプロセッサはまた、メモリに新しいノー
ドを作り出しかつ未使用のものを削除することができ
る。この発明によると、各整理編集は、先行技術のシス
テムよりもはるかに速いステップで実行され得る。

この発明の一実施例が開示されたが、この発明の精神お
よび範囲から離れることなく、その中で変更および修正
がなされるということは当業者にとって明白であろう。

【図面の簡単な説明】

第1A図，第1B図，第1C図および第1D図は、この発明が向
けられるタイプの２進的に方向付けられたグラフを表わ
す図である。 第２図は、この発明を用いるシステムを示す図である。 第３図は、この発明のグラフマネジャーセクションの図
である。 第４図は、この発明のデータセクションの図である。 第５図は、この発明の条件コンセントレータの図であ
る。 第６図は、グラフがそこから形成されるタイプのノード
のフォーマットを示す図である。 第7A図ないし第7F図は、この発明のレジスタ−転送機構
を詳細に示す図である。 図において、10はグラフマネジャー、11はシステムメモ
リ、12はアロケータ、13はサービスプロセッサ、20はデ
ータセクション、21は条件コンセントレータ、22は制御
セクション、30はレジスタファイル、31はバスインター
フェイスユニット、32は演算ロジックユニット、40a−
ｍはガードジェネレータ、41はガードバス、42は優先順
位エンコーダ、50は経路バッファ、59は相互接続ネット
ワーク、60はBPバス、61はDPバス、62はAPバス、64はNN
Pバスを示す。

Claims (12)

【特許請求の範囲】
1. 【請求項１】適応可能な言語コードを用いる２進的に方
   向付けられたグラフを表わすノードを受取る記憶手段を
   有する整理編集処理システムにおけるプロセッサであっ
   て、各ノードは少なくとも２つのセルからなり、各セル
   は、他のノードの記憶アドレス、または原始関数、もし
   くはコンビネータの関数子を示すコードを格納する複数
   のフィールドを含み、前記プロセッサは、 前記記憶手段に結合されて関数の置換による整理編集の
   ために複数の前記ノードを受取る複数のレジスタと、 前記レジスタにおけるノードの種々のフィールドに結合
   され、ノードの複数の前記フィールドを同時に条件テス
   トして、どの関数の置換が実行されるべきかを検出しか
   つそこから変位アドレスを発生する条件テスト手段と、 前記条件テスト手段に結合され、前記変位アドレスを受
   取りかつ前記受取った変位アドレスに応じて、前記関数
   の置換を実行するために前記レジスタに格納されたノー
   ド間でフィールドの平列転送をもたらすための制御信号
   を出力する制御記憶手段とを備えた、プロセッサ。
2. 【請求項２】前記条件テスト手段は、それぞれ前記レジ
   スタのうちの選択されたものに結合されて複数の情報信
   号のうちの異なるものを受信しかつ前記制御記憶手段か
   ら受信した制御信号に応答して前記情報信号の異なるブ
   ール組合せを発生する１組のブールロジック回路を含
   む、特許請求の範囲第１項記載のプロセッサ。
3. 【請求項３】前記条件テスト手段は、最も高い優先順位
   の信号ラインから最も低い優先順位の信号ラインの順序
   で配列された１組の信号ラインを含み、前記信号ライン
   の各々は前記ブールロジック回路の組のうちの選択され
   たものに結合される、特許請求の範囲第２項記載のプロ
   セッサ。
4. 【請求項４】前記条件テスト手段は、前記信号ラインに
   結合されて、前記ブールロジック回路の１つまたはそれ
   以上から１組の信号を受取る最も高い優先順位の信号ラ
   インを検出しかつ前記ブールロジック回路の１つまたは
   それ以上によって能動化されている最も高い優先順位の
   信号ラインのランクの形で変位アドレスを発生する優先
   順位コード化手段を含む、特許請求の範囲第３項記載の
   プロセッサ。
5. 【請求項５】各セルは、セルが、変数を含まない演算子
   コードを有するかどうかを特定するセルータイプのフィ
   ールドを有し、 前記条件テスト手段は前記セルータイプのフィールドに
   結合されて変数を含まない演算子コードを検出する、特
   許請求の範囲第４項記載のプロセッサ。
6. 【請求項６】各セルは内容フィールドを含み、 前記条件テスト手段は前記フィールドに結合されて前記
   内容フィールドの１つにおける演算子の特性を検出す
   る、特許請求の範囲第５項記載のプロセッサ。
7. 【請求項７】前記レジスタは、前記レジスタのいくつか
   から前記レジスタの他のものへ情報のフィールドの並列
   転送をもたらすように結合される、特許請求の範囲第１
   項記載のプロセッサ。
8. 【請求項８】前記レジスタは、前記並列情報転送のため
   に前記レジスタの各々を前記レジスタの他のものに接続
   するクロスバーネットワークを用いて結合される、特許
   請求の範囲第７項記載のプロセッサ。
9. 【請求項９】前記複数のレジスタは、ノードのタイプを
   特定する情報を含むレジスタと、ノードの左側のセルを
   含むレジスタと、ノードの右側のセルを含むレジスタと
   を有する、特許請求の範囲第８項記載のプロセッサ。
10. 【請求項１０】前記クロスバーネットワークは、前記レ
    ジスタの異なるフィールドを前記レジスタの他のものの
    他方のフィールドに結合してフィールドのいくつかを前
    記他方のレジスタに並列に転送する複数のクロスバーネ
    ットワークの複合物である、特許請求の範囲第９項記載
    のプロセッサ。
11. 【請求項１１】適応可能な言語コードを用いる２進的に
    方向付けられたグラフを表わすノードを受取る記憶手段
    を有する整理編集処理システムにおけるプロセッサであ
    って、各ノードは少なくとも２つのセルからなり、各セ
    ルは、他のノードの記憶アドレス、または原始関数、も
    しくはコンビネータの関数子を示すコードを格納する複
    数のフィールドを含み、前記プロセッサは、 前記記憶手段に結合されて関数の置換による整理編集の
    ために複数の前記ノードを受取る複数のレジスタを備
    え、前記複数のレジスタは、前記レジスタのいくつかか
    ら前記レジスタの他のものへ情報のフィールドの並列転
    送をもたらすように結合され、前記結合されたレジスタ
    はレジスタファイルを構成し、 前記プロセッサはさらに、 前記レジスタファイルに結合された複数のバッファレジ
    スタを含み、前記複数のバッファレジスタは、どのノー
    ドも前記レジスタファイルに存在しないような、減少さ
    れている前記グラフの部分のノードをストアし、 前記プロセッサはさらに、 前記レジスタにおけるノードの種々のフィールドに結合
    され、ノードの複数の前記フィールドを同時に条件テス
    トして、どの関数の置換が実行されるべきかを検出しか
    つそこから変位アドレスを発生する条件テスト手段と、 前記条件テスト手段に結合され、前記変位アドレスを受
    取りかつ前記受取った変位アドレスに応じて、前記関数
    の置換を実行するために前記レジスタに格納されたノー
    ド間でフィールドの並列転送をもたらすための制御信号
    を出力する制御記憶手段とを備えた、プロセッサ。
12. 【請求項１２】前記バッファレジスタは、後入れ−先出
    し接続で構成されてスタックを形成し、前記スタック
    は、前記スタックのトップのレジスタからの入力および
    出力を常に備える、特許請求の範囲第11項記載のプロセ
    ッサ。