JPH03245223A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プロセサ内に演算器を複数個有し、複数命令
に対してそのデータ依存関係を識別して複数個の演算器
を同時または逐次的に実行する演算装置に関するもので
ある。

従来の技術 従来、演算器を複数個設けた演算装置としては、ＶＴ、
ＩＷ（ベリーロング・インストラクション・ワ“ド　Ｖ
ｅｒｙ　Ｌｏｎｇ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｗｏｒｄ
　）計算機と呼ばれるアーキテクチャが知られている。

第４図は従来の同アーキテクチャのブロック図であり、
レジスタファイル４０１は第１の演算器４０２ヘデータ
を供給するためのデータ読出しポー）　ｒｓｌｃＬ　ｒ
ｓ２ａ並びに第１の演算器４０２の演算結果を書込むた
めのポー）　ｒｄａを備えている。そして、同レジスタ
ファイル４０１は、第２の演算器４０３ヘデータを供給
するためのデータ読出しポー）ｒｓｌｂ、ｒ５２１）並
びに第２の演算器４０３の演算３７、−２ 結果を書込むためのポー）　ｒｄｂをも備えている。

命令レジスタ４０４は、前記２つの演算器４０２．４０
３を同時に動作させるために、２命令を格納できるビッ
ト長を持ち、命令バス４０６を経由してデータがこの命
令レジスタ４０４に格納される。

命令レジスタ４０４中の２命令は、制御信号４０６．４
０７をそれぞれ介して第１の演算器４０２、第２の演算
器４０３への指令となる。

このようなアーキテクチャを採用すると、プロセサ内部
では、最大２命令までを並列に実行することが可能とな
り、ベクトル化の効かない命令の高速化を達成すること
が可能となる。

第６図は従来のプロセサに対する命令格納メモリの内容
例を示す図であり、基本的には、命令１語に対し第１列
と第２列の２つの命令が格納された形態のメモリである
。プロセサは命令ポインタで指示される命令語を順次取
出し、命令レジスタ４０４に格納し、命令レジスタ４０
４に格納された命令を実行することになる。命令ＲＯ＝
Ｉｌ＋Ｒ２を例にとると、命令の実行は次のようになる
。レジスタファイ＃４０１から読出されたレジスタＲ１
、Ｒ２の内容が第１の演算器４０１に送られ、Ｒ１とＲ
２が加算される。そして、この演算結果のＲＯがレジス
タファイル４０１に入力して格納されるのである。

第６図には、同時に実行することが不可能な命令が格納
されている状態も、合わせて表示しである。即ち、第１
列、第４エントリにある命令Ｒ３＝ＲＯ−Ｒ３は、同列
第３エン）　ＩＪの命令Ｒ，０＝Ｒ１−Ｒ２の実行後で
ないと、実行不可能である。同時に、第１列、第６エン
トリの命令Ｒ５＝　Ｒ３−Ｒ２は、同列第４エントリ命
令Ｒ３＝ＲＯ−４３の実行後でないと実行不可能である
。同時実行不可能な理由は、命令の演算結果を次の命令
で使用するからであり、演算結果は、レジスタファイル
４０１に格納しない限り、次命令でのレジスタファイル
４０１の読出しが実行できない。

したがって、第６図に示されるように、命令格納メモリ
中にはｎｏｐ命令が格納され、メモリに無駄が生じるこ
とになる。

６／＜−。

第６図には、第４図のプロセサが第６図に示された命令
を実行するときのタイミングチャートしてあり、１０，
１２・・・１６は第５図の第１列の第１エントリから第
６エントリに格納された命令に対応し、１１，１３・・
・１７は、第２列の第１エントリから第６エントリに格
納された命令に対応する。

ここに、ｒｌ」は、命令格納メモリから命令を読出して
命令レジスタ４０４に格納するまでの時間を示し、ｒＥ
Ｊはレジスタファイル４０１中のレジスタからデータを
読出した後、演算を施して、この演算結果をレジスタフ
ァイル４０１に格納するまでの時間を示す。

このタイミングチャートからも理解されるように、第１
、第２の演算器４０２，４０３を有する場合に、命令の
１語長を大きくすることにより並列動作が実現できるか
ら、１つずつ命令を実行することに比較して、高性能が
達成できる点がＶＬＩＷ計算器の大きな特長である。

発明が解決しようとする課題 ところで、前述した従来のＶ　Ｌ　Ｉ　Ｗ計算器にあ６
へ−７ つでは、ｎｏｐ命令が存在するため、最も密度の高い状
態で命令格納メモリに命令を充填できないから、次のよ
うな問題点も含む。即ち、演算器２つ用のプロセサと１
つ用のプロセサでは結合性が無く、演算器１つのプロセ
サで動作するプログラムのコンパイルコードは、演算器
２つのプロセサ上では正常に動作しなくなり、プログラ
ムの再タンパイル動作が必要になる。また、パイプライ
ンの段数が、命令フユッチと実行の２段であるため、ｎ
ｏｐ命令の実行時間の命令全体の実行時間に占める比率
が大きい等の課題がある。

本発明は、前述したような従来の課題に鑑みてなされた
もので、その目的とするところは、複数個の演算器を有
するプロセサであって、演算器１つ用のタンパイルコー
ドにも動作でき、再タンパイル動作が不用で、コードを
圧縮でき、演算動作を高速化できる演算装置を提供する
ことにある。

課題を解決するための手段 上記目的を達成するため、本発明の演算装置はデータの
読出しポート、演算結果を格納するポー７　、 トをもつレジスタファイルと、レジスタファイルからの
読出しデータを格納する入力ラッチと、第１、第２の演
算器と、演算結果を格納する出力ラッチと、前記第１、
第２の演算器が同時に動作可能なビｙ）巾を有し、かつ
第１、第２の演算器に命令を指示する命令レジスタと、
命令レジスタの複数命令の場合に同時実行が可能か否か
を判別し、かつ第１、第２の演算器へのデータな入力ラ
ッチと出力ラッチのいずれかに選択入力させるデータ依
存判別回路とを備えるものである。

作用 このような演算装置によると、パイプラインが命令フユ
ッチ、レジスタファイルのデータの入力ラッチへの読出
し、第１、第２の演算器の動作、演算結果の出力ラッチ
からレジスタファイルへの書込みの４段になり、複数命
令に対してはデータ依存関係が判定されることになる。

したがって、複数命令の同時実行が可能な場合は、入力
ラッチのデータが第１と第２の演、算器に共に入力され
、命令が同時実行される。一方、同時実行が不可能な命
令の場合は、第１、第２の演算器に入力ラッチまたは出
力ラッチからデータが選択入力され、複数の命令実行が
逐次的に行なわれるようになる。

実施例 以下、第１図ないし第３図を用いて本発明の実施例を詳
細に説明する。

第１図は、２個の演算器を用いた場合の本発明による演
算装置のブロック図である。レジスタファイル１０１は
、データ読出しポートとしてのｒｓｌａ。

ｒｓ２ａ、　ｒｓｌｂ、　ｒｓ２ｂの４つの独立ポート
をもち、書込みポートとしてはｒｄａ　ｓ　　ｒｄｂの
２つの独立ポートを有している。入力ラッチ１０２，１
０３．１０８．１０９には、レジスタファイル１０１か
らの読出しデータが格納される。第１、第２の演算器１
０６．１１２の演算結果は、その出力ラッチ１０７．１
１３にそれぞれ格納されるが、出力ラッチ１０７の出力
は、第１、第２の演算器１０６，１１２の入力を選択す
るためのセレクタ１０４．１０６．１１０゜１１１に接
続されると共に、レジスタファイル１０１のポートｒｄ
ａにも接続される。同様に、出力ラッ９　ベー。

チ１１３の出力もセレクタ１０４．１０５．１１０．１
１１に接続され、レジスタファイル１０１のポートｒｄ
ｂにも接続される。

命令バス１１６は、第１、第２の演算器１０６．１１２
を同時に動作させることが可能なビｙ）巾をもったもの
で、命令格納メモリからの読出し結果は命令レジスタ１
１４に格納される。そして、命令レジスタ１１４中に格
納された２つの命令は、デコード信号１１８を通して第
１の演算器１０６用の指令となり、デコード信号１１７
を通して第２の演算器１１２用の指令となる。データ依
存判定回路１１６は、命令レジスタ１１４に格納された
命令が同時実行可能か否かを判定し、同時実行不可能で
ある場合は、命令を逐次的に実行させる機能を備えてい
る。

第２図は命令格納メモリの内容例を示し、第３図にはこ
の命令を実行したときのタイミングチャートを示しであ
る。タイミングチャート中の「Ｉ」は、命令格納メモリ
から命令レジスタ１１４への命令格納時間、ｒＤＪはレ
ジスタファイル１０／、ニー。

１０１からデータを読出して第１、第２の演算器１０６
．１１２の入力ラッチ１０２，１０３，１０８゜１０９
へ転送するデータ転送時間、ｒＥＪは第１、第２の演算
器１０６，１１２に対するデータが入力されて演算結果
が出力ラッチ１０７．１１３に格納されるまでの時間、
「Ｗ」は出力ラッチ１０７．１１３の内容がレジスタフ
ァイル１０１に格納されるまでの時間とする。

命令格納メモリから読み出された命令ｌ０（ＲＯ＝Ｒ１
＋Ｒ２）及び１１　（Ｒ，３＝Ｒ１−Ｒ２）の実行は次
のように進む。まずＩＯ，１１の命令が時刻【１に命令
レジスタ１１４に格納される。次に、命令工０で示され
る演算ソースであるレジスタファイル１０１中のレジス
タＲ１、Ｒ２の内容が読出され、第１の演算器１０６０
入カラツチ１０２゜１０３に保持される。同様に、命令
■１の演算ソースであるＲ１、Ｒ２の内容も、第２の演
算器１１２の入力ラッチ１０８，１０９に保持される。

この作業はＤフェーズに相当し、時刻ｔ２に終了するが
、Ｅフェーズでは、２つの第１、第２の演算器１０６゜
１１　． １１２で加算、減算が同時に行なわれ、演算結果が時刻
ｔ３に出力ラッチ１０７．１１３に格納される。Ｗフェ
ーズでは、これら出力ラッチ１０７．１−１３の内容が
レジスタファイル１０１のＲＯ，Ｒ３に同時に書込まれ
る。この作業は時刻ｔ４に終了する。

２つの命令が同時に実行可能であるのは、工０ののデス
ティネーションレジスタが、１１のソースレジスタと異
なっているからである。

同様に、Ｉ２　（Ｒ４＝Ｒ，１＋　Ｒ２）、Ｉ３（Ｒ５
＝Ｒ３＋Ｒ２）の実行の場合、これらの２つの命令は同
時に実行可能である。しかし、Ｉ３のＥフェーズでは、
Ｉ１の命令によって更新されるレジスタＲ３の内容をソ
ースデータとして用いているから、Ｉ３のＥフェーズの
実行は、Ｉ１のＷフェーズの実行と同時に進む。したが
って、Ｉ３のＥフェーズの実行直前には、レジスタＲ３
の内容は更新されていないため、第１図のデータ依存判
別回路１１６が働き、Ｉ３のＤフェーズでは、Ｒ３に書
込むべきデータを保持している第２の演算器１１２の出
力ラッチ１１３から後のＥフェーズで用いる入力データ
を入手することにすればよい。つまり、このようにすれ
ば、命令Ｉ２、工３が同時に実行できるのみならず、直
前の命令ＩＯ１■１との間での命令実行パイプラインを
乱さずに、命令実行ができることになる。

次の命令であるＩ４（Ｒｏ−凡１−Ｒ２）、Ｉ６（Ｒ３
−４Ｌ〇−几３）の実行に関しては、Ｉ４の結果をＩ６
が使用するので、同時実行することはできない。このこ
とは、データ依存判別回路１１６を用いてＤフェーズで
検出判定できる。詳細にいうと、この処理は、Ｉ５のＥ
フェーズを１段遅らせることで（即ち時刻ｔ５〜時副時
刻の間）行なうことにする。つまり、Ｅフェーズで第２
の演算器１１２の入力として、工４のＥフェーズで生成
された演算結果を使用することが行なわれる。

総括すると、このような処理により、同時に２命令が実
行可能でない場合に１命令ずつパイプライン動作したと
きに、同等のパフォーマンスを保証できる。

なお、命令Ｉ６（凡５　＝　Ｒ３−Ｒ２）、Ｉ７（Ｒ６
＝１３、、、−２ Ｒ１−几２）は同時実行可能であるけれども、直前の２
命令が同時実行可能でないことを受けて、■フェーズの
次は、ｎｏｐ化を行なえば、矛盾なく動作することがで
きる。

発明の効果 以上に述べてきたように、本発明によれば、演算器１つ
用にコンパイルされたオブジェクトでも、複数個の演算
器を有するプロセサで動作することが可能になり、再コ
ンパイル動作が不要になる。また、本発明では、コンパ
イルドコード中ニ並列実行可能でない演算器の命令フィ
ールドをｎｏｐ化する命令を入れる必要がないため、コ
ードを圧縮化できる。そして、本発明では、複数個の演
算器を同時に動作するため、１つの演算器のプロセサに
比較して演算動作が高速になる。

【図面の簡単な説明】

第１図は本発明による演算装置のブロック結線図、第２
図は命令格納メモリの内容例を示す概念図、第３図は命
令実行のパイプラインのタイミングチャート、第４図は
従来の演算装置のブロック１４５、 結線図、第５図は命令格納メモリの内容例を示す概念図
、第６図は命令実行のタイミングチャートである。 １０１・・・レジスタファイル、１０２．１０３．１０
８．１０９・・・入力ラッチ、１０６・・・第１の演算
器、１１２・・・第２の演算器、１０７．１１３・・・
出力ラッチ、１１４・・・命令レジスタ、１１５・・・
データ依存判別回路。

Claims (2)

【特許請求の範囲】
1. （１）データの読出しポート、演算結果を格納するポー
   トをもつレジスタファイルと、前記レジスタファイルか
   らの読出しデータを格納する入力ラッチと、第１、第２
   の演算器と、演算結果を格納する出力ラッチと、前記第
   １、第２の演算器が同時に動作可能なビット巾を有し、
   かつ前記第１、第２の演算器に命令を指示する命令レジ
   スタと、前記命令レジスタの複数命令の場合に同時実行
   が可能か否かを判別し、かつ前記第１、第２の演算器へ
   のデータを入力ラッチと出力ラッチのいずれかに選択入
   力させるデータ依存判別回路とを備える演算装置。
2. （２）入力ラッチはセレクタを介して第１、第２の演算
   器に接続され、出力ラッチはセレクタとレジスタファイ
   ルに接続され、データ依存判別回路はセレクタを動作し
   てデータ選択を行なう請求項１記載の演算装置。